JPH11288949A - 半絶縁ポリシリコン（ｓｉｐｏｓ）を用いた電力半導体装置及びその製造方法 - Google Patents
半絶縁ポリシリコン（ｓｉｐｏｓ）を用いた電力半導体装置及びその製造方法Info
- Publication number
- JPH11288949A JPH11288949A JP11012829A JP1282999A JPH11288949A JP H11288949 A JPH11288949 A JP H11288949A JP 11012829 A JP11012829 A JP 11012829A JP 1282999 A JP1282999 A JP 1282999A JP H11288949 A JPH11288949 A JP H11288949A
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- semiconductor device
- power semiconductor
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 117
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 25
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 25
- 241001673391 Entandrophragma candollei Species 0.000 title description 4
- 238000000034 method Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 150000004767 nitrides Chemical class 0.000 claims abstract description 56
- 239000012535 impurity Substances 0.000 claims description 19
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000012528 membrane Substances 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract description 14
- 238000001704 evaporation Methods 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 41
- 230000015556 catabolic process Effects 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 230000000694 effects Effects 0.000 description 17
- 230000005684 electric field Effects 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000000151 deposition Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66295—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高耐圧特性及び生産性が向上した電力半導体
装置及びその製造方法を提供すること。 【解決手段】 コレクタ領域３２、ベース領域３４、エ
ミッタ領域３８およびチャンネルストップ領域４０を形
成した半導体基板上に絶縁膜３６ｄ、半絶縁ポリシリコ
ン膜４２を積層し、さらに半絶縁ポリシリコン膜４２上
に保護膜としてLP-CVD方法を用いて５００Å〜５０００
Å程度の薄い窒化膜４４を形成する。また、前記絶縁膜
３６ｄは、半絶縁ポリシリコン膜４２の蒸着前に全面食
刻して所定の厚さとする。
装置及びその製造方法を提供すること。 【解決手段】 コレクタ領域３２、ベース領域３４、エ
ミッタ領域３８およびチャンネルストップ領域４０を形
成した半導体基板上に絶縁膜３６ｄ、半絶縁ポリシリコ
ン膜４２を積層し、さらに半絶縁ポリシリコン膜４２上
に保護膜としてLP-CVD方法を用いて５００Å〜５０００
Å程度の薄い窒化膜４４を形成する。また、前記絶縁膜
３６ｄは、半絶縁ポリシリコン膜４２の蒸着前に全面食
刻して所定の厚さとする。
Description
【０００１】
【発明の属する技術分野】本発明は電力半導体装置及び
その製造方法に係り、特に半絶縁性のポリシリコンを用
いて高ブレークダウン電圧構造を実現した電力半導体装
置及びその製造方法に関する。
その製造方法に係り、特に半絶縁性のポリシリコンを用
いて高ブレークダウン電圧構造を実現した電力半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】最近、応用機器の大型化・大容量化の趨
勢に従って、高いブレークダウン電圧、大電流及び高速
スイッチング特性を有する電力用半導体装置の必要性が
望まれている。電力半導体装置は特に、非常に大きい電
流を流しながらも導通状態での電力損失を減らすために
低い飽和電圧が要求される。また、オフ状態またはスイ
ッチがオフされる瞬間に電力用半導体装置の両端に印加
される逆方向高電圧に耐えうる特性、即ち、高いブレー
クダウン電圧特性が基本的に要求される。電力半導体装
置のこのような高耐圧特性は場合によって数十ボルトか
ら数千ボルトまで多様に要求されている。
勢に従って、高いブレークダウン電圧、大電流及び高速
スイッチング特性を有する電力用半導体装置の必要性が
望まれている。電力半導体装置は特に、非常に大きい電
流を流しながらも導通状態での電力損失を減らすために
低い飽和電圧が要求される。また、オフ状態またはスイ
ッチがオフされる瞬間に電力用半導体装置の両端に印加
される逆方向高電圧に耐えうる特性、即ち、高いブレー
クダウン電圧特性が基本的に要求される。電力半導体装
置のこのような高耐圧特性は場合によって数十ボルトか
ら数千ボルトまで多様に要求されている。
【０００３】一方、半導体装置のブレークダウン電圧は
PN接合に形成される空乏領域により決定されるが、これ
はPN接合に印加された電圧の大部分が空乏領域に印加さ
れるからである。このブレークダウン電圧は空乏領域の
曲率の影響を受けることが知られている。即ち、プレー
ナ接合において、平坦な部分より曲率を有する部分に電
界が集中する電界集中効果によって、接合部の平坦な部
分より曲率が大きいエッジ部に電界が集中する。従っ
て、エッジ部からアバランシェブレークダウンが容易に
発生し、空乏領域全体のブレークダウン電圧が減少す
る。
PN接合に形成される空乏領域により決定されるが、これ
はPN接合に印加された電圧の大部分が空乏領域に印加さ
れるからである。このブレークダウン電圧は空乏領域の
曲率の影響を受けることが知られている。即ち、プレー
ナ接合において、平坦な部分より曲率を有する部分に電
界が集中する電界集中効果によって、接合部の平坦な部
分より曲率が大きいエッジ部に電界が集中する。従っ
て、エッジ部からアバランシェブレークダウンが容易に
発生し、空乏領域全体のブレークダウン電圧が減少す
る。
【０００４】従って、接合部のエッジ部に電界が集中す
る現象を防止するための種々の技術が提案されている。
その中でプレーナ接合のエッジ部と隣接するフィールド
領域の基板上にフィールドプレート(FP)を形成する方法
と、フィールド領域の基板内に接合部と同一導電型の不
純物層のフィールドリミッティングリング(FLR) を形成
する方法及び両者を併用する方法などがある。
る現象を防止するための種々の技術が提案されている。
その中でプレーナ接合のエッジ部と隣接するフィールド
領域の基板上にフィールドプレート(FP)を形成する方法
と、フィールド領域の基板内に接合部と同一導電型の不
純物層のフィールドリミッティングリング(FLR) を形成
する方法及び両者を併用する方法などがある。
【０００５】このような技術と共に1970年代初めに文献
上に紹介されている方法として、プレーナ接合が形成さ
れた基板上に半絶縁ポリシリコン（Semi-Insulating Po
lycrystalline Silicon;以下"SIPOS" と称する）膜を形
成する方法がある。SIPOS 膜を用いて高耐圧半導体装置
を製造する技術は他の技術に比べてチップ面積を10〜20
％程度縮めうる利点があり、安定したブレークダウン電
圧を得られる長所がある。
上に紹介されている方法として、プレーナ接合が形成さ
れた基板上に半絶縁ポリシリコン（Semi-Insulating Po
lycrystalline Silicon;以下"SIPOS" と称する）膜を形
成する方法がある。SIPOS 膜を用いて高耐圧半導体装置
を製造する技術は他の技術に比べてチップ面積を10〜20
％程度縮めうる利点があり、安定したブレークダウン電
圧を得られる長所がある。
【０００６】図１は従来のSIPOS を用いた高耐圧トラン
ジスタの構造を示す断面図であって、T.Matsushitaなど
が1976年に"IEEE Transactions on Electron Device 、
Vol.ED23、No.8" に発表したものである。図１を参照す
ると、第１導電型のコレクタ領域２を底層にして第２導
電型のベース領域４が形成されており、このベース領域
４内には第１導電型のエミッタ領域６が形成されてい
る。前記ベース領域４のエッジから所定距離離れた所に
は、前記コレクタ領域２−ベース領域４接合部のエッジ
部分に電界が集中することを防止するためのフィールド
リミッティングリング８が形成されている。このフィー
ルドリミッティングリング８と所定距離離れたフィール
ド領域には素子分離のための第１導電型のチャンネルス
トップ領域10が形成されている。前記半導体基板上に
は、接合部のエッジに電界が集中することを防止するた
めのSIPOS 膜12と、酸化膜14が順次に積層されている。
また、ベース電極16、エミッタ電極18及び等電位電極20
が各々形成されており、前記コレクタ領域２の裏面には
コレクタ電極22が形成されている。
ジスタの構造を示す断面図であって、T.Matsushitaなど
が1976年に"IEEE Transactions on Electron Device 、
Vol.ED23、No.8" に発表したものである。図１を参照す
ると、第１導電型のコレクタ領域２を底層にして第２導
電型のベース領域４が形成されており、このベース領域
４内には第１導電型のエミッタ領域６が形成されてい
る。前記ベース領域４のエッジから所定距離離れた所に
は、前記コレクタ領域２−ベース領域４接合部のエッジ
部分に電界が集中することを防止するためのフィールド
リミッティングリング８が形成されている。このフィー
ルドリミッティングリング８と所定距離離れたフィール
ド領域には素子分離のための第１導電型のチャンネルス
トップ領域10が形成されている。前記半導体基板上に
は、接合部のエッジに電界が集中することを防止するた
めのSIPOS 膜12と、酸化膜14が順次に積層されている。
また、ベース電極16、エミッタ電極18及び等電位電極20
が各々形成されており、前記コレクタ領域２の裏面には
コレクタ電極22が形成されている。
【０００７】このような構造は1991年にT.Stockmelerな
どが第３回電力半導体国際シンポジウム(International
Symposium on Power Semiconductor Device and ICs、
1991) で発表したように、フィールドリミッティングリ
ングの代りに接合終端部の拡張技術を使用し、酸化膜の
代りに窒化膜を使用した電力ダイオード構造に応用発展
した。
どが第３回電力半導体国際シンポジウム(International
Symposium on Power Semiconductor Device and ICs、
1991) で発表したように、フィールドリミッティングリ
ングの代りに接合終端部の拡張技術を使用し、酸化膜の
代りに窒化膜を使用した電力ダイオード構造に応用発展
した。
【０００８】しかし、このような構造は半導体基板上に
直接SIPOS 膜12が蒸着されるため、逆方向漏洩電流が非
常に大きいという短所を有していて実際使用するには問
題がある。
直接SIPOS 膜12が蒸着されるため、逆方向漏洩電流が非
常に大きいという短所を有していて実際使用するには問
題がある。
【０００９】図２は従来のSIPOS を用いた電力半導体装
置の他の構造を示す断面図であって、1991年にD.Jaume
などが"IEEE Transactions on Electron Device 、Vol.
ED38、No.7" に発表したものである。図２中、図１と同
じ符号は同じ部分を示すので説明は省略する。図２を参
照すると、半導体基板上にまず熱的酸化により成長した
酸化膜24が形成され、その上にSIPOS 膜26、28が二重に
積層されている。酸化膜24上の第1SIPOS膜26は酸素濃度
が12％程度であり、第2SIPOS膜28は酸素濃度が25〜30％
程度である。このようにすれば表面保護膜効果を有しな
がら同時に酸化膜や窒化膜を使用した時よりさらに大き
いフィールドプレート効果が維持できる。
置の他の構造を示す断面図であって、1991年にD.Jaume
などが"IEEE Transactions on Electron Device 、Vol.
ED38、No.7" に発表したものである。図２中、図１と同
じ符号は同じ部分を示すので説明は省略する。図２を参
照すると、半導体基板上にまず熱的酸化により成長した
酸化膜24が形成され、その上にSIPOS 膜26、28が二重に
積層されている。酸化膜24上の第1SIPOS膜26は酸素濃度
が12％程度であり、第2SIPOS膜28は酸素濃度が25〜30％
程度である。このようにすれば表面保護膜効果を有しな
がら同時に酸化膜や窒化膜を使用した時よりさらに大き
いフィールドプレート効果が維持できる。
【００１０】
【発明が解決しようとする課題】しかし、上記装置で
は、イン- サイチュ(In-Situ) 方式でSIPOS を二重に積
層する時、膜の厚さまたは酸素の濃度などを正確に制御
し難い。従って、望む品質の第1SIPOSと第2SIPOSが実際
に積層されたかどうかを工程進行中に判別できないの
で、工程管理上の難しさが予想される。また、SIPOS 膜
は特に湿気に弱いため高耐圧特性に対するバラツキが大
きい短所がある。さらに、前記SIPOS 膜の下部に積層さ
れた酸化膜24は通常、エミッタ領域の上部の厚さが５０
００Å〜１００００Å、ベース領域の上部の厚さが１０
０００Å〜２００００Å、フィールド領域の上部の厚さ
が１５０００Å〜３００００Å程度である。従って、SI
POS 膜を形成した後コンタクトホールを形成するための
食刻工程で前記酸化膜を乾式食刻する時、コストが多く
かかり乾式食刻設備の生産性が低下する。
は、イン- サイチュ(In-Situ) 方式でSIPOS を二重に積
層する時、膜の厚さまたは酸素の濃度などを正確に制御
し難い。従って、望む品質の第1SIPOSと第2SIPOSが実際
に積層されたかどうかを工程進行中に判別できないの
で、工程管理上の難しさが予想される。また、SIPOS 膜
は特に湿気に弱いため高耐圧特性に対するバラツキが大
きい短所がある。さらに、前記SIPOS 膜の下部に積層さ
れた酸化膜24は通常、エミッタ領域の上部の厚さが５０
００Å〜１００００Å、ベース領域の上部の厚さが１０
０００Å〜２００００Å、フィールド領域の上部の厚さ
が１５０００Å〜３００００Å程度である。従って、SI
POS 膜を形成した後コンタクトホールを形成するための
食刻工程で前記酸化膜を乾式食刻する時、コストが多く
かかり乾式食刻設備の生産性が低下する。
【００１１】本発明の目的は、前記従来技術の問題点を
解決して、特性が向上した電力半導体装置を提供するこ
とにある。本発明の他の目的は、前記電力半導体装置を
製造するための適した方法を提供することにある。
解決して、特性が向上した電力半導体装置を提供するこ
とにある。本発明の他の目的は、前記電力半導体装置を
製造するための適した方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明による第１の電力
半導体装置は、半導体基板に形成された第１導電型のコ
レクタ領域と、このコレクタ領域内に形成された第２導
電型のベース領域と、このベース領域内に形成された第
１導電型のエミッタ領域と、前記ベース領域と所定距離
離隔して前記コレクタ領域内に形成されたチャンネルス
トップ領域とを有する。さらに、前記半導体基板上に
は、前記エミッタ領域、ベース領域及びチャンネルスト
ップ領域を各々露出させるようにパターニングされた絶
縁膜、半絶縁ポリシリコン膜及び窒化膜が順次に積層さ
れている。また、前記ベース領域、エミッタ領域及びチ
ャンネルストップ領域と各々接続されたベース電極、エ
ミッタ電極及び等電位電極が形成されている。前記エミ
ッタ領域上の絶縁膜の厚さは５００Å〜５０００Åであ
り、前記ベース領域上の絶縁膜の厚さは１０００Å〜１
００００Åであり、前記ベース領域とチャンネルストッ
プ領域間のフィールド領域に形成された絶縁膜の厚さは
３５００Å〜２００００Åであることが望ましい。ま
た、前記窒化膜は低圧化学気相蒸着方法で蒸着されるも
のであり、その厚さは５００Å〜５０００Åである。ま
た、前記ベース電極は前記フィールド領域方向に所定距
離拡張している。前記窒化膜及び半絶縁ポリシリコン膜
の側壁は垂直で、前記絶縁膜の側壁は等方性食刻されて
傾斜を有することが望ましい。
半導体装置は、半導体基板に形成された第１導電型のコ
レクタ領域と、このコレクタ領域内に形成された第２導
電型のベース領域と、このベース領域内に形成された第
１導電型のエミッタ領域と、前記ベース領域と所定距離
離隔して前記コレクタ領域内に形成されたチャンネルス
トップ領域とを有する。さらに、前記半導体基板上に
は、前記エミッタ領域、ベース領域及びチャンネルスト
ップ領域を各々露出させるようにパターニングされた絶
縁膜、半絶縁ポリシリコン膜及び窒化膜が順次に積層さ
れている。また、前記ベース領域、エミッタ領域及びチ
ャンネルストップ領域と各々接続されたベース電極、エ
ミッタ電極及び等電位電極が形成されている。前記エミ
ッタ領域上の絶縁膜の厚さは５００Å〜５０００Åであ
り、前記ベース領域上の絶縁膜の厚さは１０００Å〜１
００００Åであり、前記ベース領域とチャンネルストッ
プ領域間のフィールド領域に形成された絶縁膜の厚さは
３５００Å〜２００００Åであることが望ましい。ま
た、前記窒化膜は低圧化学気相蒸着方法で蒸着されるも
のであり、その厚さは５００Å〜５０００Åである。ま
た、前記ベース電極は前記フィールド領域方向に所定距
離拡張している。前記窒化膜及び半絶縁ポリシリコン膜
の側壁は垂直で、前記絶縁膜の側壁は等方性食刻されて
傾斜を有することが望ましい。
【００１３】本発明による第２の電力半導体装置は、半
導体基板に形成された第１導電型のカソード領域と、こ
のカソード領域内に形成された第２導電型のアノード領
域とを備える。前記カソード領域内には、前記アノード
領域と所定距離離隔するようにチャンネルストップ領域
が形成されている。前記半導体基板上には前記アノード
領域及びチャンネルストップ領域の一部を露出させるよ
うにパターニングされた絶縁膜、半絶縁ポリシリコン膜
及び窒化膜が順次に積層されている。さらに、前記アノ
ード領域及びチャンネルストップ領域と各々接続された
アノード電極及び等電位電極が形成されている。前記チ
ャンネルストップ領域上の絶縁膜の厚さは５００Å〜５
０００Åであり、アノード領域上の絶縁膜の厚さは１０
００Å〜１００００Åであり、アノード領域とチャンネ
ルストップ領域間のフィールド領域に形成された絶縁膜
の厚さは３５００Å〜２００００Å程度である。また、
前記窒化膜は、低圧化学気相蒸着方法で蒸着されるもの
であって、その厚さは５００Å〜５０００Å程度であ
る。
導体基板に形成された第１導電型のカソード領域と、こ
のカソード領域内に形成された第２導電型のアノード領
域とを備える。前記カソード領域内には、前記アノード
領域と所定距離離隔するようにチャンネルストップ領域
が形成されている。前記半導体基板上には前記アノード
領域及びチャンネルストップ領域の一部を露出させるよ
うにパターニングされた絶縁膜、半絶縁ポリシリコン膜
及び窒化膜が順次に積層されている。さらに、前記アノ
ード領域及びチャンネルストップ領域と各々接続された
アノード電極及び等電位電極が形成されている。前記チ
ャンネルストップ領域上の絶縁膜の厚さは５００Å〜５
０００Åであり、アノード領域上の絶縁膜の厚さは１０
００Å〜１００００Åであり、アノード領域とチャンネ
ルストップ領域間のフィールド領域に形成された絶縁膜
の厚さは３５００Å〜２００００Å程度である。また、
前記窒化膜は、低圧化学気相蒸着方法で蒸着されるもの
であって、その厚さは５００Å〜５０００Å程度であ
る。
【００１４】本発明による第１の電力半導体装置の製造
方法は、まず半導体基板に第１導電型のコレクタ領域を
形成する。次に、前記コレクタ領域が形成された半導体
基板上に、ベース領域が形成される領域の半導体基板を
露出させる絶縁膜を形成する。次に、前記コレクタ領域
内に第２導電型のベース領域を形成すると同時に結果物
の全面に絶縁膜を形成する。次に、前記エミッタ領域及
びチャンネルストップ領域が形成される領域の半導体基
板を露出させる。次に、前記半導体基板に不純物を注入
して第１導電型のエミッタ領域及びチャンネルストップ
領域を形成すると同時に、前記半導体基板の全面に絶縁
膜を形成する。次に、前記絶縁膜を所定厚さに食刻した
後、結果物の全面に半絶縁ポリシリコン膜と窒化膜を形
成する。次に、前記ベース領域、エミッタ領域及びチャ
ンネルストップ領域の一部を露出させた後、前記ベース
領域、エミッタ領域及びチャンネルストップ領域と各々
接続されるベース電極、エミッタ電極及び等電位電極を
形成する。前記絶縁膜を所定厚さに食刻する段階で、前
記エミッタ領域上の絶縁膜の厚さが５００Å〜５０００
Å、前記ベース領域上の絶縁膜の厚さが１０００Å〜１
００００Å、前記ベース領域とチャンネルストップ領域
間のフィールド領域の絶縁膜の厚さが３５００Å〜２０
０００Åになるように湿式食刻することが望ましい。ま
た、前記半絶縁ポリシリコン膜と前記窒化膜は低圧化学
気相蒸着方法で形成し、前記窒化膜は５００Å〜５００
０Åの厚さで形成することが望ましい。また、前記ベー
ス領域、エミッタ領域及びチャンネルストップ領域の一
部を露出させる段階では、前記窒化膜、半絶縁ポリシリ
コン膜及び絶縁膜を順次に乾式食刻する。
方法は、まず半導体基板に第１導電型のコレクタ領域を
形成する。次に、前記コレクタ領域が形成された半導体
基板上に、ベース領域が形成される領域の半導体基板を
露出させる絶縁膜を形成する。次に、前記コレクタ領域
内に第２導電型のベース領域を形成すると同時に結果物
の全面に絶縁膜を形成する。次に、前記エミッタ領域及
びチャンネルストップ領域が形成される領域の半導体基
板を露出させる。次に、前記半導体基板に不純物を注入
して第１導電型のエミッタ領域及びチャンネルストップ
領域を形成すると同時に、前記半導体基板の全面に絶縁
膜を形成する。次に、前記絶縁膜を所定厚さに食刻した
後、結果物の全面に半絶縁ポリシリコン膜と窒化膜を形
成する。次に、前記ベース領域、エミッタ領域及びチャ
ンネルストップ領域の一部を露出させた後、前記ベース
領域、エミッタ領域及びチャンネルストップ領域と各々
接続されるベース電極、エミッタ電極及び等電位電極を
形成する。前記絶縁膜を所定厚さに食刻する段階で、前
記エミッタ領域上の絶縁膜の厚さが５００Å〜５０００
Å、前記ベース領域上の絶縁膜の厚さが１０００Å〜１
００００Å、前記ベース領域とチャンネルストップ領域
間のフィールド領域の絶縁膜の厚さが３５００Å〜２０
０００Åになるように湿式食刻することが望ましい。ま
た、前記半絶縁ポリシリコン膜と前記窒化膜は低圧化学
気相蒸着方法で形成し、前記窒化膜は５００Å〜５００
０Åの厚さで形成することが望ましい。また、前記ベー
ス領域、エミッタ領域及びチャンネルストップ領域の一
部を露出させる段階では、前記窒化膜、半絶縁ポリシリ
コン膜及び絶縁膜を順次に乾式食刻する。
【００１５】本発明による第２の電力半導体装置の製造
方法は、まず半導体基板に第１導電型のコレクタ領域を
形成する。次に、前記コレクタ領域が形成された半導体
基板上に、ベース領域が形成される領域の半導体基板を
露出させる絶縁膜を形成する。次に、前記コレクタ領域
内に第２導電型のベース領域を形成すると同時に結果物
の全面に絶縁膜を形成する。次に、前記エミッタ領域及
びチャンネルストップ領域が形成される領域の半導体基
板を露出させる。次に、前記半導体基板に不純物を注入
して第１導電型のエミッタ領域及びチャンネルストップ
領域を形成すると同時に、前記半導体基板の全面に絶縁
膜を形成する。次に、結果物の全面に半絶縁ポリシリコ
ン膜と窒化膜を形成した後、前記ベース領域、エミッタ
領域及びチャンネルストップ領域の前記窒化膜と半絶縁
ポリシリコン膜を食刻する。次に、結果物上に前記ベー
ス領域、エミッタ領域及びチャンネルストップ領域の絶
縁膜を露出させるマスクを形成する。前記絶縁膜を露出
させるマスクは、前記窒化膜にオープンした開口部の大
きさより２μｍ〜５μｍ小さい開口部を有するように形
成することが望ましい。
方法は、まず半導体基板に第１導電型のコレクタ領域を
形成する。次に、前記コレクタ領域が形成された半導体
基板上に、ベース領域が形成される領域の半導体基板を
露出させる絶縁膜を形成する。次に、前記コレクタ領域
内に第２導電型のベース領域を形成すると同時に結果物
の全面に絶縁膜を形成する。次に、前記エミッタ領域及
びチャンネルストップ領域が形成される領域の半導体基
板を露出させる。次に、前記半導体基板に不純物を注入
して第１導電型のエミッタ領域及びチャンネルストップ
領域を形成すると同時に、前記半導体基板の全面に絶縁
膜を形成する。次に、結果物の全面に半絶縁ポリシリコ
ン膜と窒化膜を形成した後、前記ベース領域、エミッタ
領域及びチャンネルストップ領域の前記窒化膜と半絶縁
ポリシリコン膜を食刻する。次に、結果物上に前記ベー
ス領域、エミッタ領域及びチャンネルストップ領域の絶
縁膜を露出させるマスクを形成する。前記絶縁膜を露出
させるマスクは、前記窒化膜にオープンした開口部の大
きさより２μｍ〜５μｍ小さい開口部を有するように形
成することが望ましい。
【００１６】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施形態を詳細に説明する。以下に説明する実施
形態は種々の他の形態に変形でき、本発明の範囲が実施
形態に限定されることはない。本発明の実施形態は当業
界で平均的な知識を有する者に本発明をより完全に説明
するために示されるものである。本発明の実施形態を説
明する図面において、ある層や領域等の厚さは明細書の
明確性のために誇張されている。図面中の同じ符号は同
じ要素を指す。また、ある層が他の層または基板の" 上
部" にあると記載された場合、前記ある層が前記他の層
または基板の上部に直接存在する場合もあるし、間に第
３の層が介在される場合もある。
発明の実施形態を詳細に説明する。以下に説明する実施
形態は種々の他の形態に変形でき、本発明の範囲が実施
形態に限定されることはない。本発明の実施形態は当業
界で平均的な知識を有する者に本発明をより完全に説明
するために示されるものである。本発明の実施形態を説
明する図面において、ある層や領域等の厚さは明細書の
明確性のために誇張されている。図面中の同じ符号は同
じ要素を指す。また、ある層が他の層または基板の" 上
部" にあると記載された場合、前記ある層が前記他の層
または基板の上部に直接存在する場合もあるし、間に第
３の層が介在される場合もある。
【００１７】図３は本発明の第１実施形態による電力半
導体装置を示す断面図であって、高耐圧トランジスタを
示す。図３を参照すれば、本発明の第１実施形態による
電力半導体装置は、半導体基板に形成された第１導電
型、例えばＮ型のコレクタ領域32と、このコレクタ領域
内に形成された第２導電型、例えばＰ型のベース領域34
と、このベース領域内に形成された第１導電型、例えば
Ｎ型のエミッタ領域38と、前記ベース領域34と所定距離
離隔して前記コレクタ領域32内に形成され、隣接した素
子間分離のためのチャンネルストップ領域40を含んでな
る。そして、前記半導体基板上には前記エミッタ領域3
8、ベース領域34及びチャンネルストップ領域40を各々
露出させるようにパターニングされた絶縁膜36d 、SIPO
S 膜42及び窒化膜44が順次に積層されている。さらに、
前記ベース領域34、エミッタ領域38及びチャンネルスト
ップ領域40と各々接続されたベース電極46、エミッタ電
極48及び等電位電極50が形成されている。
導体装置を示す断面図であって、高耐圧トランジスタを
示す。図３を参照すれば、本発明の第１実施形態による
電力半導体装置は、半導体基板に形成された第１導電
型、例えばＮ型のコレクタ領域32と、このコレクタ領域
内に形成された第２導電型、例えばＰ型のベース領域34
と、このベース領域内に形成された第１導電型、例えば
Ｎ型のエミッタ領域38と、前記ベース領域34と所定距離
離隔して前記コレクタ領域32内に形成され、隣接した素
子間分離のためのチャンネルストップ領域40を含んでな
る。そして、前記半導体基板上には前記エミッタ領域3
8、ベース領域34及びチャンネルストップ領域40を各々
露出させるようにパターニングされた絶縁膜36d 、SIPO
S 膜42及び窒化膜44が順次に積層されている。さらに、
前記ベース領域34、エミッタ領域38及びチャンネルスト
ップ領域40と各々接続されたベース電極46、エミッタ電
極48及び等電位電極50が形成されている。
【００１８】前記絶縁膜36d のうち、前記エミッタ領域
38上の絶縁膜の厚さは５００Å〜５０００Åであり、前
記ベース領域34上の絶縁膜の厚さは１０００Å〜１００
００Åであり、前記ベース領域34とチャンネルストップ
領域40間のフィールド領域に形成された絶縁膜の厚さは
３５００Å〜２００００Å程度である。また、前記SIPO
S 膜42と窒化膜44は低圧化学気相蒸着(LP-CVD)方法で蒸
着された膜であって、前記窒化膜44の厚さは５００Å〜
５０００Å程度で従来の５０００Å〜１００００Åに比
べて非常に薄い。従って、図２に示した二重SIPOS 膜を
使用する従来の構造に比べて表面保護効果が高い。加え
て、その上に形成される金属フィールドプレートの効果
を減少させないし、SIPOS 膜42を通じて充分な抵抗性フ
ィールドプレートの効果を有するようになる。前記ベー
ス電極46は前記フィールド領域方向に所定距離拡張し
て、前記ベース- コレクタ接合のエッジ部に電界が集中
することを防止するフィールドプレートとして作用す
る。
38上の絶縁膜の厚さは５００Å〜５０００Åであり、前
記ベース領域34上の絶縁膜の厚さは１０００Å〜１００
００Åであり、前記ベース領域34とチャンネルストップ
領域40間のフィールド領域に形成された絶縁膜の厚さは
３５００Å〜２００００Å程度である。また、前記SIPO
S 膜42と窒化膜44は低圧化学気相蒸着(LP-CVD)方法で蒸
着された膜であって、前記窒化膜44の厚さは５００Å〜
５０００Å程度で従来の５０００Å〜１００００Åに比
べて非常に薄い。従って、図２に示した二重SIPOS 膜を
使用する従来の構造に比べて表面保護効果が高い。加え
て、その上に形成される金属フィールドプレートの効果
を減少させないし、SIPOS 膜42を通じて充分な抵抗性フ
ィールドプレートの効果を有するようになる。前記ベー
ス電極46は前記フィールド領域方向に所定距離拡張し
て、前記ベース- コレクタ接合のエッジ部に電界が集中
することを防止するフィールドプレートとして作用す
る。
【００１９】図４乃至図７は本発明の第１実施形態によ
る電力半導体装置の望ましい製造方法を説明するために
工程順序に沿って示す断面図で、この図を参照して以下
高耐圧トランジスタの製造方法を説明する。
る電力半導体装置の望ましい製造方法を説明するために
工程順序に沿って示す断面図で、この図を参照して以下
高耐圧トランジスタの製造方法を説明する。
【００２０】まず、図４に示すように、第１導電型、例
えばＮ型の不純物がドープされたコレクタ領域32が形成
された半導体基板を用意する。この際、前記コレクタ領
域32の下部に該コレクタ領域（低濃度コレクタ領域）よ
り不純物濃度が高いコレクタ領域（高濃度コレクタ領
域、図示せず）を形成することもできる。この高濃度コ
レクタ領域（図示せず）及び低濃度コレクタ領域32はよ
く知られたように、拡散またはエピタキシャル方法を使
用して形成できる。拡散方法を利用する場合は、例えば
燐のようなＮ型の不純物が低濃度にドープされた半導体
基板の裏面に、Ｎ型の不純物を高濃度に導入した後、熱
処理を実施することにより形成できる。エピタキシャル
方法を利用する場合には、Ｎ型の不純物が高濃度にドー
プされた半導体基板上に低濃度のエピタキシャル層を成
長させることによって形成できる。
えばＮ型の不純物がドープされたコレクタ領域32が形成
された半導体基板を用意する。この際、前記コレクタ領
域32の下部に該コレクタ領域（低濃度コレクタ領域）よ
り不純物濃度が高いコレクタ領域（高濃度コレクタ領
域、図示せず）を形成することもできる。この高濃度コ
レクタ領域（図示せず）及び低濃度コレクタ領域32はよ
く知られたように、拡散またはエピタキシャル方法を使
用して形成できる。拡散方法を利用する場合は、例えば
燐のようなＮ型の不純物が低濃度にドープされた半導体
基板の裏面に、Ｎ型の不純物を高濃度に導入した後、熱
処理を実施することにより形成できる。エピタキシャル
方法を利用する場合には、Ｎ型の不純物が高濃度にドー
プされた半導体基板上に低濃度のエピタキシャル層を成
長させることによって形成できる。
【００２１】前記のような半導体基板上に、例えば熱酸
化方法を利用して酸化膜を形成する。次に、通常の写真
食刻工程を適用して前記酸化膜をパターニングすること
によって、ベース領域が形成される領域の半導体基板を
露出させる。次に、前記酸化膜をマスクとして使用し
て、露出された半導体基板に、例えばボロン(B; Boron)
のようなＰ型の不純物を高濃度でイオン注入する。次
に、結果物を１２００℃〜１３００℃程度の温度で熱処
理して注入されたイオンを拡散させてベース領域34を形
成する。この熱処理工程により半導体基板上には熱酸化
膜が成長し、酸化膜36が厚くなる。
化方法を利用して酸化膜を形成する。次に、通常の写真
食刻工程を適用して前記酸化膜をパターニングすること
によって、ベース領域が形成される領域の半導体基板を
露出させる。次に、前記酸化膜をマスクとして使用し
て、露出された半導体基板に、例えばボロン(B; Boron)
のようなＰ型の不純物を高濃度でイオン注入する。次
に、結果物を１２００℃〜１３００℃程度の温度で熱処
理して注入されたイオンを拡散させてベース領域34を形
成する。この熱処理工程により半導体基板上には熱酸化
膜が成長し、酸化膜36が厚くなる。
【００２２】次に、写真食刻工程で前記酸化膜をパター
ニングしてエミッタ領域及びチャンネルストップ領域が
形成される領域の半導体基板を露出させる。次に、前記
酸化膜をマスクとして使用して前記半導体基板内に例え
ば燐のようなＮ型の不純物を高濃度で注入した後、１０
００℃〜１２００℃程度の温度で熱処理することによっ
て、図５に示すようにエミッタ領域38及びチャンネルス
トップ領域40を形成する。この際、前記熱処理工程によ
り半導体基板上には熱酸化膜が再び成長して、図示する
ようにフィールド領域、ベース領域及びエミッタ領域上
部の酸化膜の厚さが異なるようになる。この酸化膜には
ベース領域34とエミッタ領域38を形成するために注入さ
れた多量の不純物が存在する。また、通常、エミッタ領
域上部の酸化膜36a の厚さは５０００Å〜１００００
Å、ベース領域上部の酸化膜36b の厚さは１００００Å
〜２００００Å、フィールド領域の酸化膜36c の厚さは
１５０００Å〜３００００Å程度になる。このような酸
化膜の厚さは後続するコンタクト形成のための乾式食刻
工程を長時間として、作業の生産性を低下させる。一
方、ベース領域及びエミッタ領域を形成するために不純
物を注入する時、前記酸化膜にも一部不純物が注入され
るが、この不純物イオンは主に酸化膜の表面に位置して
いる。このような不純物は高耐圧素子のブレークダウン
電圧波形の不安定性を誘発する要因として作用する。従
って、本発明ではこのような問題点を解決するために次
の図６の工程を実施する。
ニングしてエミッタ領域及びチャンネルストップ領域が
形成される領域の半導体基板を露出させる。次に、前記
酸化膜をマスクとして使用して前記半導体基板内に例え
ば燐のようなＮ型の不純物を高濃度で注入した後、１０
００℃〜１２００℃程度の温度で熱処理することによっ
て、図５に示すようにエミッタ領域38及びチャンネルス
トップ領域40を形成する。この際、前記熱処理工程によ
り半導体基板上には熱酸化膜が再び成長して、図示する
ようにフィールド領域、ベース領域及びエミッタ領域上
部の酸化膜の厚さが異なるようになる。この酸化膜には
ベース領域34とエミッタ領域38を形成するために注入さ
れた多量の不純物が存在する。また、通常、エミッタ領
域上部の酸化膜36a の厚さは５０００Å〜１００００
Å、ベース領域上部の酸化膜36b の厚さは１００００Å
〜２００００Å、フィールド領域の酸化膜36c の厚さは
１５０００Å〜３００００Å程度になる。このような酸
化膜の厚さは後続するコンタクト形成のための乾式食刻
工程を長時間として、作業の生産性を低下させる。一
方、ベース領域及びエミッタ領域を形成するために不純
物を注入する時、前記酸化膜にも一部不純物が注入され
るが、この不純物イオンは主に酸化膜の表面に位置して
いる。このような不純物は高耐圧素子のブレークダウン
電圧波形の不安定性を誘発する要因として作用する。従
って、本発明ではこのような問題点を解決するために次
の図６の工程を実施する。
【００２３】図６においては、前記酸化膜の全面を一定
時間湿式食刻して、エミッタ領域の酸化膜の厚さが５０
０Å〜５０００Å、ベース領域の酸化膜の厚さが１００
０Å〜１００００Å、フィールド領域の酸化膜の厚さが
３５００Å〜２００００Å程度になるようにする。この
ようにすれば、ベース領域とエミッタ領域を形成する時
に酸化膜中に注入された不純物を完全に除去でき、その
結果としてブレークダウン電圧の安定性を大きく向上さ
せうる。加えて、後続工程で酸化膜を乾式食刻する時に
かかる時間を縮めうるので生産性を大きく向上させう
る。
時間湿式食刻して、エミッタ領域の酸化膜の厚さが５０
０Å〜５０００Å、ベース領域の酸化膜の厚さが１００
０Å〜１００００Å、フィールド領域の酸化膜の厚さが
３５００Å〜２００００Å程度になるようにする。この
ようにすれば、ベース領域とエミッタ領域を形成する時
に酸化膜中に注入された不純物を完全に除去でき、その
結果としてブレークダウン電圧の安定性を大きく向上さ
せうる。加えて、後続工程で酸化膜を乾式食刻する時に
かかる時間を縮めうるので生産性を大きく向上させう
る。
【００２４】次に、低圧化学気相蒸着(LP-CVD)方法を使
用して、湿式食刻された酸化膜36dの全面にSIPOS 膜42
と窒化膜44を順次に蒸着する。この際、SIPOS 膜42は５
０００Å程度の厚さで蒸着し、窒化膜44は５００Å〜５
０００Å程度の厚さで蒸着する。通常、SIPOS 膜上に形
成する保護膜としてはPSG(Phospho-Silicate Glass）
膜、窒化膜または酸化膜を５０００Å〜１００００Å程
度で形成した。これに対して、本発明では膜質が緻密に
なるLP-CVD方法を用いて窒化膜を蒸着し、その厚さを５
００Å〜５０００Å程度と薄くする。このように保護膜
として窒化膜44を薄く形成すれば、その上に形成される
金属フィールドプレートの効果を維持できるし、SIPOS
膜42を通じて充分な抵抗性フィールドプレートの効果を
得ることができる。
用して、湿式食刻された酸化膜36dの全面にSIPOS 膜42
と窒化膜44を順次に蒸着する。この際、SIPOS 膜42は５
０００Å程度の厚さで蒸着し、窒化膜44は５００Å〜５
０００Å程度の厚さで蒸着する。通常、SIPOS 膜上に形
成する保護膜としてはPSG(Phospho-Silicate Glass）
膜、窒化膜または酸化膜を５０００Å〜１００００Å程
度で形成した。これに対して、本発明では膜質が緻密に
なるLP-CVD方法を用いて窒化膜を蒸着し、その厚さを５
００Å〜５０００Å程度と薄くする。このように保護膜
として窒化膜44を薄く形成すれば、その上に形成される
金属フィールドプレートの効果を維持できるし、SIPOS
膜42を通じて充分な抵抗性フィールドプレートの効果を
得ることができる。
【００２５】次に、図７に示すように、通常の写真食刻
工程を適用して前記窒化膜44、SIPOS 膜42、そして酸化
膜36d を順次に乾式食刻してベース領域34、エミッタ領
域38及びチャンネルストップ領域40を露出させるコンタ
クトホールを形成する。次に、コンタクトホールが形成
された結果物の全面に金属膜、例えばアルミニウム膜を
蒸着した後、これをパターニングすることによって、前
記領域と各々接続されるベース電極46、エミッタ電極48
及び等電位電極50を形成する。ベース電極46は、ベース
- コレクタ接合の縁部に集中する電界を減少させるため
に、図示するようにフィールド領域に拡張されるように
形成する。次いで、前記コレクタ領域32の裏面に金(Au)
のような金属膜を蒸着してコレクタ電極52を形成するこ
とにより、高耐圧トランジスタを完成させる。
工程を適用して前記窒化膜44、SIPOS 膜42、そして酸化
膜36d を順次に乾式食刻してベース領域34、エミッタ領
域38及びチャンネルストップ領域40を露出させるコンタ
クトホールを形成する。次に、コンタクトホールが形成
された結果物の全面に金属膜、例えばアルミニウム膜を
蒸着した後、これをパターニングすることによって、前
記領域と各々接続されるベース電極46、エミッタ電極48
及び等電位電極50を形成する。ベース電極46は、ベース
- コレクタ接合の縁部に集中する電界を減少させるため
に、図示するようにフィールド領域に拡張されるように
形成する。次いで、前記コレクタ領域32の裏面に金(Au)
のような金属膜を蒸着してコレクタ電極52を形成するこ
とにより、高耐圧トランジスタを完成させる。
【００２６】図８は本発明の第２実施形態による電力半
導体装置の断面図であって、第１実施形態の方法を高耐
圧ダイオードに適用したものである。図中、符号"62"は
カソード領域を、"64"はアノード領域を、"66"はチャン
ネルストップ領域を、"68"は絶縁膜を、"70"はアノード
領域のエッジ部に電界が集中することを防止するために
形成されたSIPOS 膜を、"72"は保護膜を、"74"は前記ア
ノード領域と接続されたアノード電極を、"76"は前記チ
ャンネルストップ領域と接続された等電位電極を、そし
て"78"はカソード電極を各々示す。前記Ｎ型カソード領
域62は半導体基板に形成され、前記Ｐ型アノード領域64
は前記カソード領域62内に形成され、前記Ｎ型チャンネ
ルストップ領域66は前記カソード領域62内に前記アノー
ド領域64から所定距離離間して形成される。前記絶縁膜
68、SIPOS 膜70及び保護膜72は半導体基板上に形成され
る。アノード電極74はフィールド領域に拡張して形成さ
れる。
導体装置の断面図であって、第１実施形態の方法を高耐
圧ダイオードに適用したものである。図中、符号"62"は
カソード領域を、"64"はアノード領域を、"66"はチャン
ネルストップ領域を、"68"は絶縁膜を、"70"はアノード
領域のエッジ部に電界が集中することを防止するために
形成されたSIPOS 膜を、"72"は保護膜を、"74"は前記ア
ノード領域と接続されたアノード電極を、"76"は前記チ
ャンネルストップ領域と接続された等電位電極を、そし
て"78"はカソード電極を各々示す。前記Ｎ型カソード領
域62は半導体基板に形成され、前記Ｐ型アノード領域64
は前記カソード領域62内に形成され、前記Ｎ型チャンネ
ルストップ領域66は前記カソード領域62内に前記アノー
ド領域64から所定距離離間して形成される。前記絶縁膜
68、SIPOS 膜70及び保護膜72は半導体基板上に形成され
る。アノード電極74はフィールド領域に拡張して形成さ
れる。
【００２７】このような高耐圧ダイオードは、図３に示
した高耐圧トランジスタの場合と同じように、SIPOS 膜
70によりアノード領域64のエッジ部に電界が集中するこ
とを防止できる。また、前記保護膜72はLP-CVD方式で蒸
着された窒化膜よりなり、その厚さは第１実施形態と同
じように５００Å〜５０００Å程度と薄い。従って、保
護膜72上に形成される金属フィールドプレートの効果を
維持しながら、SIPOS膜70を通じて充分な抵抗性フィー
ルドプレートの効果を得ることができる。さらに、前記
絶縁膜68は熱酸化膜よりなり、その厚さはチャンネルス
トップ領域上の酸化膜が５００Å〜５０００Å、アノー
ド領域上の酸化膜が１０００Å〜１００００Å、フィー
ルド領域の酸化膜が３５００Å〜２００００Å程度であ
る。第１実施形態と同じように、前記チャンネルストッ
プ領域66を形成した後SIPOS 膜70を蒸着する前に絶縁膜
68の全面を湿式食刻する。
した高耐圧トランジスタの場合と同じように、SIPOS 膜
70によりアノード領域64のエッジ部に電界が集中するこ
とを防止できる。また、前記保護膜72はLP-CVD方式で蒸
着された窒化膜よりなり、その厚さは第１実施形態と同
じように５００Å〜５０００Å程度と薄い。従って、保
護膜72上に形成される金属フィールドプレートの効果を
維持しながら、SIPOS膜70を通じて充分な抵抗性フィー
ルドプレートの効果を得ることができる。さらに、前記
絶縁膜68は熱酸化膜よりなり、その厚さはチャンネルス
トップ領域上の酸化膜が５００Å〜５０００Å、アノー
ド領域上の酸化膜が１０００Å〜１００００Å、フィー
ルド領域の酸化膜が３５００Å〜２００００Å程度であ
る。第１実施形態と同じように、前記チャンネルストッ
プ領域66を形成した後SIPOS 膜70を蒸着する前に絶縁膜
68の全面を湿式食刻する。
【００２８】以上の本発明の第１及び第２実施形態によ
る電力半導体装置とその製造方法によれば、SIPOS 膜上
に５００Å〜５０００Å程度の薄い窒化膜を形成するこ
とによって、外部汚染等から素子を保護する表面保護効
果を得ることができる。また、金属フィールドプレート
の効果を維持しながら、SIPOS を通じて充分な抵抗性フ
ィールドプレートの効果を得ることができる。また、SI
POS を蒸着する前に酸化膜を全面食刻して酸化膜を薄く
することによって、コンタクトを形成するためのSIPOS
と酸化膜に対する乾式食刻工程時、食刻時間を大幅に縮
めうるので生産性を向上できる。
る電力半導体装置とその製造方法によれば、SIPOS 膜上
に５００Å〜５０００Å程度の薄い窒化膜を形成するこ
とによって、外部汚染等から素子を保護する表面保護効
果を得ることができる。また、金属フィールドプレート
の効果を維持しながら、SIPOS を通じて充分な抵抗性フ
ィールドプレートの効果を得ることができる。また、SI
POS を蒸着する前に酸化膜を全面食刻して酸化膜を薄く
することによって、コンタクトを形成するためのSIPOS
と酸化膜に対する乾式食刻工程時、食刻時間を大幅に縮
めうるので生産性を向上できる。
【００２９】図９は本発明の第３実施形態による電力半
導体装置を示す断面図であって、高耐圧トランジスタを
示す。この図９において、図３に示した第１実施形態の
構造と同じ部分については説明を省略する。図９におい
ては、ベース領域、エミッタ領域及びチャンネルストッ
プ領域を露出させるコンタクトホールの側壁が図３の構
造に比べて傾斜を有するように形成されている。即ち、
窒化膜94とSIPOS 膜92は異方性で食刻されており、絶縁
膜84は等方性で食刻されてこの部分のコンタクトホール
の側壁が傾斜している。
導体装置を示す断面図であって、高耐圧トランジスタを
示す。この図９において、図３に示した第１実施形態の
構造と同じ部分については説明を省略する。図９におい
ては、ベース領域、エミッタ領域及びチャンネルストッ
プ領域を露出させるコンタクトホールの側壁が図３の構
造に比べて傾斜を有するように形成されている。即ち、
窒化膜94とSIPOS 膜92は異方性で食刻されており、絶縁
膜84は等方性で食刻されてこの部分のコンタクトホール
の側壁が傾斜している。
【００３０】図１０乃至図１３は本発明の第３実施形態
による電力半導体装置の製造方法を説明するための工程
順の断面図である。図１０を参照すれば、図４及び図５
に示した本発明の第１実施形態の方法によってコレクタ
領域82が形成された半導体基板上に酸化膜を形成し、こ
の酸化膜をマスクとして使用してイオン注入及び熱拡散
工程を実施して、前記半導体基板にベース領域86、エミ
ッタ領域88及びチャンネルストップ領域90を形成する。
この際、前記半導体基板上に形成された酸化膜の厚さ
は、通常エミッタ領域上部の酸化膜84a が５０００Å〜
１００００Å、ベース領域上部の酸化膜84b が１０００
０Å〜２００００Å、フィールド領域の酸化膜84c が１
５０００Å〜３００００Å程度である。
による電力半導体装置の製造方法を説明するための工程
順の断面図である。図１０を参照すれば、図４及び図５
に示した本発明の第１実施形態の方法によってコレクタ
領域82が形成された半導体基板上に酸化膜を形成し、こ
の酸化膜をマスクとして使用してイオン注入及び熱拡散
工程を実施して、前記半導体基板にベース領域86、エミ
ッタ領域88及びチャンネルストップ領域90を形成する。
この際、前記半導体基板上に形成された酸化膜の厚さ
は、通常エミッタ領域上部の酸化膜84a が５０００Å〜
１００００Å、ベース領域上部の酸化膜84b が１０００
０Å〜２００００Å、フィールド領域の酸化膜84c が１
５０００Å〜３００００Å程度である。
【００３１】次に、図１１に示すように、低圧化学気相
蒸着方法を使用して前記酸化膜の全面にSIPOS 膜92と窒
化膜94を順次に蒸着する。この際、SIPOS 膜92は５００
０Å程度の厚さで蒸着し、窒化膜94は５００Å〜５００
０Å程度で薄く蒸着する。次に、写真食刻工程を適用し
て前記窒化膜94とSIPOS 膜92を順次に異方性食刻するこ
とにより、ベース領域86、エミッタ領域88及びチャンネ
ルストップ領域90上部の酸化膜84を露出させる。
蒸着方法を使用して前記酸化膜の全面にSIPOS 膜92と窒
化膜94を順次に蒸着する。この際、SIPOS 膜92は５００
０Å程度の厚さで蒸着し、窒化膜94は５００Å〜５００
０Å程度で薄く蒸着する。次に、写真食刻工程を適用し
て前記窒化膜94とSIPOS 膜92を順次に異方性食刻するこ
とにより、ベース領域86、エミッタ領域88及びチャンネ
ルストップ領域90上部の酸化膜84を露出させる。
【００３２】次に、上記のように酸化膜84の一部が露出
した結果物の全面にフォトレジストを塗布した後、露光
及び現像を実施して図１２に示すように、酸化膜84をパ
ターニングするためのフォトレジストパターン96を形成
する。この際、フォトレジストパターン96は後続工程で
酸化膜が等方性食刻される量を考慮して、図示するよう
に前記窒化膜94及びSIPOS 膜92にオープンされた開口部
より２μｍ〜５μｍ程度小さい開口部を有するように形
成する。次いで、フォトレジストパターン96を食刻マス
クとして使用して、前記酸化膜84を湿式食刻してベース
領域86、エミッタ領域88及びチャンネルストップ領域90
を露出させるコンタクトホールを形成する。図１２で点
線で表示された領域は食刻される前の酸化膜を示す。
した結果物の全面にフォトレジストを塗布した後、露光
及び現像を実施して図１２に示すように、酸化膜84をパ
ターニングするためのフォトレジストパターン96を形成
する。この際、フォトレジストパターン96は後続工程で
酸化膜が等方性食刻される量を考慮して、図示するよう
に前記窒化膜94及びSIPOS 膜92にオープンされた開口部
より２μｍ〜５μｍ程度小さい開口部を有するように形
成する。次いで、フォトレジストパターン96を食刻マス
クとして使用して、前記酸化膜84を湿式食刻してベース
領域86、エミッタ領域88及びチャンネルストップ領域90
を露出させるコンタクトホールを形成する。図１２で点
線で表示された領域は食刻される前の酸化膜を示す。
【００３３】前述したように、ベース領域86上部に形成
された酸化膜（図１０の84b ）は１００００Å〜２００
００Å程度と非常に厚い。従って、酸化膜に対する別の
処理なく乾式食刻で酸化膜を食刻すれば、工程時間が長
くて生産性が大きく低下する。また、エミッタ領域88上
部の酸化膜（図１０の84a ）はベース領域上部の酸化膜
に比べて非常に薄いため、酸化膜に対する乾式食刻時エ
ミッタ領域88の表面が損傷される場合がある。また、以
後の工程、即ち電極を形成するために金属膜を蒸着する
時、各領域間の激しい段差または厚い酸化膜によるコン
タクトホールの大きいアスペクト比によって、金属膜の
段差被覆性が非常に悪くなる問題が発生する。そこで、
本発明のように第１段階として窒化膜94とSIPOS 膜92を
乾式食刻し、次に２μｍ〜５μｍ程度内側にオープンさ
れるフォトレジスト膜を形成し、これをマスクとして使
用して第２段階として酸化膜を湿式食刻する。このよう
にすれば、前記のような従来の問題点を効果的に解決で
きる。
された酸化膜（図１０の84b ）は１００００Å〜２００
００Å程度と非常に厚い。従って、酸化膜に対する別の
処理なく乾式食刻で酸化膜を食刻すれば、工程時間が長
くて生産性が大きく低下する。また、エミッタ領域88上
部の酸化膜（図１０の84a ）はベース領域上部の酸化膜
に比べて非常に薄いため、酸化膜に対する乾式食刻時エ
ミッタ領域88の表面が損傷される場合がある。また、以
後の工程、即ち電極を形成するために金属膜を蒸着する
時、各領域間の激しい段差または厚い酸化膜によるコン
タクトホールの大きいアスペクト比によって、金属膜の
段差被覆性が非常に悪くなる問題が発生する。そこで、
本発明のように第１段階として窒化膜94とSIPOS 膜92を
乾式食刻し、次に２μｍ〜５μｍ程度内側にオープンさ
れるフォトレジスト膜を形成し、これをマスクとして使
用して第２段階として酸化膜を湿式食刻する。このよう
にすれば、前記のような従来の問題点を効果的に解決で
きる。
【００３４】次に、図１３に示すように、フォトレジス
トパターンを除去した後、アルミニウムのような金属膜
を蒸着し、この金属膜を通常の写真食刻工程でパターニ
ングすることにより、ベース電極98、エミッタ電極100
及び等電位電極102 を形成する。さらに、前記コレクタ
領域82の裏面に金属膜を蒸着してコレクタ電極104 を形
成して、高耐圧トランジスタを完成させる。
トパターンを除去した後、アルミニウムのような金属膜
を蒸着し、この金属膜を通常の写真食刻工程でパターニ
ングすることにより、ベース電極98、エミッタ電極100
及び等電位電極102 を形成する。さらに、前記コレクタ
領域82の裏面に金属膜を蒸着してコレクタ電極104 を形
成して、高耐圧トランジスタを完成させる。
【００３５】図１４は本発明の第４実施形態による電力
半導体装置の断面図であって、第３実施形態の方法を高
耐圧ダイオードに適用したものである。図中、符号"11
2" はカソード領域を、"114" はアノード領域を、"116"
はチャンネルストップ領域を、"118" は絶縁膜として
の酸化膜を、"120" はアノード-カソード接合部のエッ
ジに電界が集中することを防止するために形成されたSI
POS 膜を、"122" は保護膜を、"124" は前記アノード領
域と接続されたアノード電極を、"126" は前記チャンネ
ルストップ領域と接続された等電位電極を、そして"12
8" はカソード電極を各々示す。
半導体装置の断面図であって、第３実施形態の方法を高
耐圧ダイオードに適用したものである。図中、符号"11
2" はカソード領域を、"114" はアノード領域を、"116"
はチャンネルストップ領域を、"118" は絶縁膜として
の酸化膜を、"120" はアノード-カソード接合部のエッ
ジに電界が集中することを防止するために形成されたSI
POS 膜を、"122" は保護膜を、"124" は前記アノード領
域と接続されたアノード電極を、"126" は前記チャンネ
ルストップ領域と接続された等電位電極を、そして"12
8" はカソード電極を各々示す。
【００３６】この高耐圧ダイオードによれば、図９に示
した高耐圧トランジスタの場合と同じように、SIPOS 膜
120 によりアノード領域114 のエッジ部に電界が集中す
ることを防止できる。また、前記保護膜122 はLP-CVD方
式で蒸着された窒化膜よりなり、その厚さは第３実施形
態と同じように５００Å〜５０００Å程度と薄い。従っ
て、その上に形成される金属フィールドプレートの効果
を維持しながら、SIPOS 膜120 を通じて充分な抵抗性フ
ィールドプレートの効果を得ることができる。さらに、
第３実施形態の場合と同じように、保護膜122 まで蒸着
した後、第１段階として保護膜122 とSIPOS 膜120 を乾
式食刻し、次に２μｍ〜５μｍ程度内側にオープンされ
るフォトレジスト膜を形成し、これをマスクとして使用
して第２段階として酸化膜118 を湿式食刻する。これに
より、酸化膜を乾式食刻する時の生産性が低下する問題
と、チャンネルストップ領域116 上の酸化膜とアノード
領域114 上の酸化膜の厚さの差によって、チャンネルス
トップ領域116 の表面が損傷する問題を解決できる。ま
た、以後の工程、即ち電極を形成するために金属膜を蒸
着する時、大きいアスペクト比によって金属膜の段差被
覆性が悪くなる問題を解決できる。
した高耐圧トランジスタの場合と同じように、SIPOS 膜
120 によりアノード領域114 のエッジ部に電界が集中す
ることを防止できる。また、前記保護膜122 はLP-CVD方
式で蒸着された窒化膜よりなり、その厚さは第３実施形
態と同じように５００Å〜５０００Å程度と薄い。従っ
て、その上に形成される金属フィールドプレートの効果
を維持しながら、SIPOS 膜120 を通じて充分な抵抗性フ
ィールドプレートの効果を得ることができる。さらに、
第３実施形態の場合と同じように、保護膜122 まで蒸着
した後、第１段階として保護膜122 とSIPOS 膜120 を乾
式食刻し、次に２μｍ〜５μｍ程度内側にオープンされ
るフォトレジスト膜を形成し、これをマスクとして使用
して第２段階として酸化膜118 を湿式食刻する。これに
より、酸化膜を乾式食刻する時の生産性が低下する問題
と、チャンネルストップ領域116 上の酸化膜とアノード
領域114 上の酸化膜の厚さの差によって、チャンネルス
トップ領域116 の表面が損傷する問題を解決できる。ま
た、以後の工程、即ち電極を形成するために金属膜を蒸
着する時、大きいアスペクト比によって金属膜の段差被
覆性が悪くなる問題を解決できる。
【００３７】
【発明の効果】以上詳述したように本発明による電力半
導体装置及びその製造方法によれば、SIPOS 膜上に保護
膜としてLP-CVD方法を用いて５００Å〜５０００Å程度
の薄い窒化膜を形成したので、外部汚染から素子を保護
する表面保護効果を得ることができると同時に、金属フ
ィールドプレートの効果を維持しながらSIPOS を通じて
充分な抵抗性フィールドプレートの効果を得ることがで
きる。
導体装置及びその製造方法によれば、SIPOS 膜上に保護
膜としてLP-CVD方法を用いて５００Å〜５０００Å程度
の薄い窒化膜を形成したので、外部汚染から素子を保護
する表面保護効果を得ることができると同時に、金属フ
ィールドプレートの効果を維持しながらSIPOS を通じて
充分な抵抗性フィールドプレートの効果を得ることがで
きる。
【００３８】また、SIPOS を蒸着する前にベース領域、
エミッタ領域及びチャンネルストップ領域を形成するた
めのマスクとして使われた酸化膜を所定厚さで全面食刻
して酸化膜を薄くしたので、ベース領域とエミッタ領域
を形成する時酸化膜中に注入された不純物を完全に除去
できる。従って、ブレークダウン電圧の安定性を大きく
向上させうるだけでなく、後続工程で酸化膜を乾式食刻
する時にかかる時間を縮めうるので生産性を大きく向上
させることができる。
エミッタ領域及びチャンネルストップ領域を形成するた
めのマスクとして使われた酸化膜を所定厚さで全面食刻
して酸化膜を薄くしたので、ベース領域とエミッタ領域
を形成する時酸化膜中に注入された不純物を完全に除去
できる。従って、ブレークダウン電圧の安定性を大きく
向上させうるだけでなく、後続工程で酸化膜を乾式食刻
する時にかかる時間を縮めうるので生産性を大きく向上
させることができる。
【００３９】さらに、保護膜用窒化膜まで蒸着した後第
１段階として窒化膜とSIPOS 膜を乾式食刻した後、２μ
ｍ〜５μｍ程度内側にオープンされるフォトレジスト膜
を形成し、これをマスクとして使用して第２段階として
酸化膜を湿式食刻したので、酸化膜を乾式食刻する時の
生産性が低下する問題と、ベース領域上の酸化膜とエミ
ッタ領域上の酸化膜の厚さの差によってエミッタ領域の
表面が損傷する問題を解決できる。さらに、コンタクト
ホールが傾斜を有するように形成されることによって以
後の工程、即ち電極を形成するために金属膜を蒸着する
時、高いアスペクトによって金属膜の段差被覆性が悪く
なる問題を解決できる。
１段階として窒化膜とSIPOS 膜を乾式食刻した後、２μ
ｍ〜５μｍ程度内側にオープンされるフォトレジスト膜
を形成し、これをマスクとして使用して第２段階として
酸化膜を湿式食刻したので、酸化膜を乾式食刻する時の
生産性が低下する問題と、ベース領域上の酸化膜とエミ
ッタ領域上の酸化膜の厚さの差によってエミッタ領域の
表面が損傷する問題を解決できる。さらに、コンタクト
ホールが傾斜を有するように形成されることによって以
後の工程、即ち電極を形成するために金属膜を蒸着する
時、高いアスペクトによって金属膜の段差被覆性が悪く
なる問題を解決できる。
【図１】従来のフィールドリミッティングリングとSIPO
S を併用した高耐圧トランジスタの構造を示す断面図。
S を併用した高耐圧トランジスタの構造を示す断面図。
【図２】従来のSIPOS を用いた高耐圧トランジスタの他
の構造を示す断面図。
の構造を示す断面図。
【図３】本発明の第１実施形態によるSIPOS を用いた電
力半導体装置の断面図。
力半導体装置の断面図。
【図４】本発明の第１実施形態による電力半導体装置の
望ましい製造方法を説明するための断面図。
望ましい製造方法を説明するための断面図。
【図５】本発明の第１実施形態による電力半導体装置の
望ましい製造方法を説明するための断面図。
望ましい製造方法を説明するための断面図。
【図６】本発明の第１実施形態による電力半導体装置の
望ましい製造方法を説明するための断面図。
望ましい製造方法を説明するための断面図。
【図７】本発明の第１実施形態による電力半導体装置の
望ましい製造方法を説明するための断面図。
望ましい製造方法を説明するための断面図。
【図８】本発明の第２実施形態によるSIPOS を用いた電
力半導体装置の断面図。
力半導体装置の断面図。
【図９】本発明の第３実施形態によるSIPOS を用いた電
力半導体装置の断面図。
力半導体装置の断面図。
【図１０】本発明の第３実施形態による電力半導体装置
の望ましい製造方法を説明するための断面図。
の望ましい製造方法を説明するための断面図。
【図１１】本発明の第３実施形態による電力半導体装置
の望ましい製造方法を説明するための断面図。
の望ましい製造方法を説明するための断面図。
【図１２】本発明の第３実施形態による電力半導体装置
の望ましい製造方法を説明するための断面図。
の望ましい製造方法を説明するための断面図。
【図１３】本発明の第３実施形態による電力半導体装置
の望ましい製造方法を説明するための断面図。
の望ましい製造方法を説明するための断面図。
【図１４】本発明の第４実施形態によるSIPOS を用いた
電力半導体装置の断面図。
電力半導体装置の断面図。
32 コレクタ領域 34 ベース領域 36d 絶縁膜 38 エミッタ領域 40 チャンネルストップ領域 42 SIPOS 膜 44 窒化膜 46 ベース電極 48 エミッタ電極 50 等電位電極
Claims (23)
- 【請求項１】 半導体基板に形成された第１導電型のコ
レクタ領域と、 このコレクタ領域内に形成された第２導電型のベース領
域と、 このベース領域内に形成された第１導電型のエミッタ領
域と、 前記ベース領域と所定距離離隔して前記コレクタ領域内
に形成されたチャンネルストップ領域と、 前記半導体基板上に順次に積層され、かつ前記エミッタ
領域、ベース領域及びチャンネルストップ領域を各々露
出させるようにパターニングされた絶縁膜、半絶縁ポリ
シリコン膜及び窒化膜と、 前記ベース領域、エミッタ領域及びチャンネルストップ
領域と各々接続されたベース電極、エミッタ電極及び等
電位電極とを具備することを特徴とする電力半導体装
置。 - 【請求項２】 前記エミッタ領域上の絶縁膜の厚さは５
００Å〜５０００Åであり、 前記ベース領域上の絶縁膜の厚さは１０００Å〜１００
００Åであり、 前記ベース領域と前記チャンネルストップ領域との間の
フィールド領域に形成された絶縁膜の厚さは３５００Å
〜２００００Åであることを特徴とする請求項１に記載
の電力半導体装置。 - 【請求項３】 前記窒化膜は、低圧化学気相蒸着方法で
蒸着された窒化膜であることを特徴とする請求項１に記
載の電力半導体装置。 - 【請求項４】 前記窒化膜の厚さは、５００Å〜５００
０Åであることを特徴とする請求項１に記載の電力半導
体装置。 - 【請求項５】 前記ベース電極は、フィールド領域方向
に所定距離拡張されていることを特徴とする請求項１に
記載の電力半導体装置。 - 【請求項６】 前記窒化膜及び半絶縁ポリシリコン膜は
側壁が垂直に異方性食刻されており、前記絶縁膜は側壁
が傾斜を有するように等方性食刻されていることを特徴
とする請求項１に記載の電力半導体装置。 - 【請求項７】 半導体基板に形成された第１導電型のカ
ソード領域と、 このカソード領域内に形成された第２導電型のアノード
領域と、 前記カソード領域内に、前記アノード領域と所定距離離
隔するように形成されたチャンネルストップ領域と、 前記半導体基板上に順次に積層され、かつ前記アノード
領域及びチャンネルストップ領域の一部を露出させるよ
うにパターニングされた絶縁膜、半絶縁ポリシリコン膜
及び窒化膜と、 前記アノード領域及びチャンネルストップ領域と各々接
続されたアノード電極及び等電位電極とを具備すること
を特徴とする電力半導体装置。 - 【請求項８】 前記チャンネルストップ領域上の絶縁膜
の厚さは５００Å〜５０００Åであり、 前記アノード領域上の絶縁膜の厚さは１０００Å〜１０
０００Åであり、 前記アノード領域と前記チャンネルストップ領域との間
のフィールド領域に形成された絶縁膜の厚さは３５００
Å〜２００００Åであることを特徴とする請求項７に記
載の電力半導体装置。 - 【請求項９】 前記窒化膜は、低圧化学気相蒸着方法で
蒸着された窒化膜であることを特徴とする請求項７に記
載の電力半導体装置。 - 【請求項１０】 前記窒化膜の厚さは、５００Å〜５０
００Åであることを特徴とする請求項７に記載の電力半
導体装置。 - 【請求項１１】 前記アノード電極は、フィールド領域
方向に所定距離拡張されていることを特徴とする請求項
７に記載の電力半導体装置。 - 【請求項１２】 前記窒化膜及び半絶縁ポリシリコン膜
は側壁が垂直になるように異方性食刻されており、 前記絶縁膜は側壁が傾斜を有するように等方性食刻され
ていることを特徴とする請求項７に記載の電力半導体装
置。 - 【請求項１３】 (a)半導体基板に第１導電型のコレク
タ領域を形成する段階と、 (b) 前記コレクタ領域が形成された半導体基板上に、ベ
ース領域が形成される領域の半導体基板を露出させる絶
縁膜を形成する段階と、 (c) 前記コレクタ領域内に第２導電型のベース領域を形
成すると同時に結果物の全面に絶縁膜を形成する段階
と、 (d) エミッタ領域及びチャンネルストップ領域が形成さ
れる領域の前記半導体基板を露出させる段階と、 (e) 前記半導体基板に不純物を注入して第１導電型のエ
ミッタ領域及びチャンネルストップ領域を形成すると同
時に、前記半導体基板の全面に絶縁膜を形成する段階
と、 (f) 前記絶縁膜を所定厚さに食刻する段階と、 (g) 結果物の全面に、半絶縁ポリシリコン膜と窒化膜を
形成した後、前記ベース領域、エミッタ領域及びチャン
ネルストップ領域の一部を露出させる段階と、 (h) 前記ベース領域、エミッタ領域及びチャンネルスト
ップ領域と各々接続されるベース電極、エミッタ電極及
び等電位電極を形成する段階とを具備することを特徴と
する電力半導体装置の製造方法。 - 【請求項１４】 前記(f) 段階で、 エミッタ領域上の絶縁膜の厚さが５００Å〜５０００
Å、 前記ベース領域上の絶縁膜の厚さが１０００Å〜１００
００Å、 前記ベース領域とチャンネルストップ領域との間のフィ
ールド領域の絶縁膜の厚さが３５００Å〜２００００Å
になるように前記絶縁膜を食刻することを特徴とする請
求項１３に記載の電力半導体装置の製造方法。 - 【請求項１５】 前記(f) 段階で、前記絶縁膜を湿式食
刻することを特徴とする請求項１４に記載の電力半導体
装置の製造方法。 - 【請求項１６】 前記半絶縁ポリシリコン膜と前記窒化
膜は、低圧化学気相蒸着方法で形成することを特徴とす
る請求項１３に記載の電力半導体装置の製造方法。 - 【請求項１７】 前記窒化膜は、５００Å〜５０００Å
の厚さで形成することを特徴とする請求項１６に記載の
電力半導体装置の製造方法。 - 【請求項１８】 前記(g) 段階では、前記窒化膜、半絶
縁ポリシリコン膜及び絶縁膜を順次に乾式食刻すること
を特徴とする請求項１３に記載の電力半導体装置の製造
方法。 - 【請求項１９】 (a)半導体基板に第１導電型のコレク
タ領域を形成する段階と、 (b) 前記コレクタ領域が形成された半導体基板上に、ベ
ース領域が形成される領域の半導体基板を露出させる絶
縁膜を形成する段階と、 (c) 前記コレクタ領域内に第２導電型のベース領域を形
成すると同時に結果物の全面に絶縁膜を形成する段階
と、 (d) エミッタ領域及びチャンネルストップ領域が形成さ
れる領域の半導体基板を露出させる段階と、 (e) 前記半導体基板に不純物を注入して第１導電型のエ
ミッタ領域及びチャンネルストップ領域を形成すると同
時に、前記半導体基板の全面に絶縁膜を形成する段階
と、 (f) 結果物の全面に、半絶縁ポリシリコン膜と窒化膜を
形成した後、前記ベース領域、エミッタ領域及びチャン
ネルストップ領域の前記窒化膜と半絶縁ポリシリコン膜
を食刻する段階と、 (g) 結果物上に、前記ベース領域、エミッタ領域及びチ
ャンネルストップ領域の絶縁膜を露出させるマスクを形
成する段階と、 (h) 前記マスクを使用して前記絶縁膜をパターニングす
る段階と、 (i) 前記ベース領域、エミッタ領域及びチャンネルスト
ップ領域と各々接続されるベース電極、エミッタ電極及
び等電位電極を形成する段階とを具備することを特徴と
する電力半導体装置の製造方法。 - 【請求項２０】 前記(f) 段階では乾式食刻を使用し、
前記(h) 段階では湿式食刻を使用することを特徴とする
請求項１９に記載の電力半導体装置の製造方法。 - 【請求項２１】 前記半絶縁ポリシリコン膜と前記窒化
膜は、低圧化学気相蒸着方法で形成することを特徴とす
る請求項１９に記載の電力半導体装置の製造方法。 - 【請求項２２】 前記窒化膜は、５００Å〜５０００Å
の厚さで形成することを特徴とする請求項２１に記載の
電力半導体装置の製造方法。 - 【請求項２３】 前記(g) 段階で、 前記マスクは前記窒化膜にオープンされた開口部の大き
さより２μｍ〜５μｍ小さい開口部を有するように形成
することを特徴とする請求項１９に記載の電力半導体装
置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998P-5808 | 1998-02-24 | ||
| KR1019980005808A KR100297703B1 (ko) | 1998-02-24 | 1998-02-24 | 반절연폴리실리콘(sipos)을이용한전력반도체장치및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11288949A true JPH11288949A (ja) | 1999-10-19 |
| JP4607266B2 JP4607266B2 (ja) | 2011-01-05 |
Family
ID=19533673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01282999A Expired - Fee Related JP4607266B2 (ja) | 1998-02-24 | 1999-01-21 | 半絶縁ポリシリコン（ｓｉｐｏｓ）を用いた電力半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6281548B1 (ja) |
| JP (1) | JP4607266B2 (ja) |
| KR (1) | KR100297703B1 (ja) |
| DE (2) | DE19964626B4 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176883A (ja) * | 1999-10-28 | 2001-06-29 | Fairchild Korea Semiconductor Kk | 高電圧半導体素子及びその製造方法 |
| JP2012182302A (ja) * | 2011-03-01 | 2012-09-20 | Toyota Motor Corp | 半導体装置 |
| JP2015050386A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社デンソー | 半導体装置 |
| CN104733532A (zh) * | 2015-03-13 | 2015-06-24 | 西安电子科技大学 | 横向双扩散金属氧化物半导体场效应管 |
| JP2017092360A (ja) * | 2015-11-16 | 2017-05-25 | 富士電機株式会社 | 半導体装置 |
| JP2018157040A (ja) * | 2017-03-16 | 2018-10-04 | ローム株式会社 | 半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8084829B2 (en) * | 2004-04-27 | 2011-12-27 | Nxp B.V. | Semiconductors device and method of manufacturing such a device |
| JP5195186B2 (ja) * | 2008-09-05 | 2013-05-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US7800196B2 (en) * | 2008-09-30 | 2010-09-21 | Northrop Grumman Systems Corporation | Semiconductor structure with an electric field stop layer for improved edge termination capability |
| KR101049446B1 (ko) * | 2009-11-13 | 2011-07-15 | (주) 트리노테크놀로지 | 전력 반도체 소자 |
| US8884378B2 (en) * | 2010-11-03 | 2014-11-11 | Infineon Technologies Ag | Semiconductor device and a method for manufacturing a semiconductor device |
| WO2015096581A1 (zh) * | 2013-12-23 | 2015-07-02 | 伍震威 | 用于功率半导体装置的场板结构及其制造方法 |
| US9576791B2 (en) * | 2015-06-01 | 2017-02-21 | GM Global Technology Operations LLC | Semiconductor devices including semiconductor structures and methods of fabricating the same |
| KR20220047028A (ko) | 2020-10-08 | 2022-04-15 | 삼성전자주식회사 | 집적회로 장치 및 그 제조 방법 |
| CN113540222B (zh) * | 2021-07-13 | 2022-10-21 | 弘大芯源(深圳)半导体有限公司 | 一种高压双极晶体管 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826077A (ja) * | 1971-08-06 | 1973-04-05 | ||
| JPS5853860A (ja) * | 1981-09-26 | 1983-03-30 | Toshiba Corp | 高耐圧プレ−ナ型半導体装置 |
| JPS5934638A (ja) * | 1982-08-20 | 1984-02-25 | Matsushita Electronics Corp | 半導体装置 |
| JPS59217359A (ja) * | 1983-05-26 | 1984-12-07 | Hitachi Ltd | 高耐圧プレ−ナ型半導体装置 |
| JPH04177734A (ja) * | 1990-11-09 | 1992-06-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH07221116A (ja) * | 1994-02-02 | 1995-08-18 | Rohm Co Ltd | トランジスタ |
| JPH08274317A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Corp | 電力用半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105362A (ja) * | 1982-12-08 | 1984-06-18 | Matsushita Electronics Corp | 半導体装置 |
| EP0347518A1 (de) * | 1988-03-28 | 1989-12-27 | Asea Brown Boveri Ag | Passivierung eines Halbleiterbauelementes |
| FR2650122B1 (fr) * | 1989-07-21 | 1991-11-08 | Motorola Semiconducteurs | Dispositif semi-conducteur a haute tension et son procede de fabrication |
| DE4231829A1 (de) * | 1992-09-23 | 1994-03-24 | Telefunken Microelectron | Planares Halbleiterbauteil |
| JPH0799307A (ja) * | 1993-09-29 | 1995-04-11 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| KR19990024988A (ko) * | 1997-09-09 | 1999-04-06 | 윤종용 | 반절연 폴리실리콘막을 이용한 전력 반도체장치의 제조방법 |
-
1998
- 1998-02-24 KR KR1019980005808A patent/KR100297703B1/ko active IP Right Grant
-
1999
- 1999-01-11 DE DE19964626A patent/DE19964626B4/de not_active Expired - Fee Related
- 1999-01-11 DE DE19900610A patent/DE19900610B4/de not_active Expired - Fee Related
- 1999-01-21 JP JP01282999A patent/JP4607266B2/ja not_active Expired - Fee Related
- 1999-02-10 US US09/247,507 patent/US6281548B1/en not_active Expired - Lifetime
-
2000
- 2000-08-31 US US09/653,550 patent/US6346444B1/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826077A (ja) * | 1971-08-06 | 1973-04-05 | ||
| JPS5853860A (ja) * | 1981-09-26 | 1983-03-30 | Toshiba Corp | 高耐圧プレ−ナ型半導体装置 |
| JPS5934638A (ja) * | 1982-08-20 | 1984-02-25 | Matsushita Electronics Corp | 半導体装置 |
| JPS59217359A (ja) * | 1983-05-26 | 1984-12-07 | Hitachi Ltd | 高耐圧プレ−ナ型半導体装置 |
| JPH04177734A (ja) * | 1990-11-09 | 1992-06-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH07221116A (ja) * | 1994-02-02 | 1995-08-18 | Rohm Co Ltd | トランジスタ |
| JPH08274317A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Corp | 電力用半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176883A (ja) * | 1999-10-28 | 2001-06-29 | Fairchild Korea Semiconductor Kk | 高電圧半導体素子及びその製造方法 |
| US6660570B2 (en) * | 1999-10-28 | 2003-12-09 | Fairchild Korea Semiconductor, Ltd. | Method of fabricating a high voltage semiconductor device using SIPOS |
| JP2012182302A (ja) * | 2011-03-01 | 2012-09-20 | Toyota Motor Corp | 半導体装置 |
| JP2015050386A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社デンソー | 半導体装置 |
| CN104733532A (zh) * | 2015-03-13 | 2015-06-24 | 西安电子科技大学 | 横向双扩散金属氧化物半导体场效应管 |
| JP2017092360A (ja) * | 2015-11-16 | 2017-05-25 | 富士電機株式会社 | 半導体装置 |
| JP2018157040A (ja) * | 2017-03-16 | 2018-10-04 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6281548B1 (en) | 2001-08-28 |
| DE19900610B4 (de) | 2011-05-26 |
| DE19900610A1 (de) | 1999-08-26 |
| US6346444B1 (en) | 2002-02-12 |
| KR100297703B1 (ko) | 2001-08-07 |
| KR19990070772A (ko) | 1999-09-15 |
| JP4607266B2 (ja) | 2011-01-05 |
| DE19964626B4 (de) | 2013-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002217426A (ja) | 終端構造及びトレンチ金属酸化膜半導体素子 | |
| JP4607266B2 (ja) | 半絶縁ポリシリコン（ｓｉｐｏｓ）を用いた電力半導体装置及びその製造方法 | |
| US6660570B2 (en) | Method of fabricating a high voltage semiconductor device using SIPOS | |
| US5702987A (en) | Method of manufacture of self-aligned JFET | |
| JP3968860B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| KR20010013955A (ko) | 전계-효과 반도체 소자의 제조 | |
| JPH08228001A (ja) | 半導体装置及びその製造方法 | |
| EP0451286B1 (en) | Integrated circuit device | |
| JP4401453B2 (ja) | 半絶縁ポリシリコン（ｓｉｐｏｓ）膜を用いた電力半導体装置の製造方法 | |
| JPH0311765A (ja) | 半導体装置の製造方法 | |
| JP2765132B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| KR100289742B1 (ko) | 반절연폴리실리콘막을이용한전력반도체장치 | |
| JPH08298322A (ja) | 半導体装置の製造方法 | |
| JPS63305566A (ja) | 半導体装置およびその製造方法 | |
| JP3869581B2 (ja) | 半導体装置およびその製法 | |
| JPH07263717A (ja) | 整流素子およびその製造方法 | |
| JPH0626217B2 (ja) | 半導体装置の製造方法 | |
| JPH1056170A (ja) | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 | |
| JP2828126B2 (ja) | 半導体装置及びその製造方法 | |
| JP2712889B2 (ja) | 半導体装置の製造方法 | |
| JPS60140757A (ja) | 半導体装置の製造方法 | |
| JPS5980968A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0745791A (ja) | 半導体装置の製造方法 | |
| JPH06291132A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP2003168798A (ja) | Ｍｏｓ電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051208 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091228 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100223 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100621 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100630 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100928 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |