JPS59217359A - 高耐圧プレ−ナ型半導体装置 - Google Patents

高耐圧プレ−ナ型半導体装置

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JPS59217359A
JPS59217359A JP9149283A JP9149283A JPS59217359A JP S59217359 A JPS59217359 A JP S59217359A JP 9149283 A JP9149283 A JP 9149283A JP 9149283 A JP9149283 A JP 9149283A JP S59217359 A JPS59217359 A JP S59217359A
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JP
Japan
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film
insulating film
semiconductor substrate
semi
oxide film
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Application number
JP9149283A
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English (en)
Inventor
Akio Mimura
三村 秋男
Masayuki Obayashi
正幸 大林
Susumu Murakami
進 村上
Naohiro Monma
直弘 門馬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (利用分野) 本発明は、高耐圧プレーナ型半導体装置に関するもので
あシ、特に主接合(逆方向電圧を印加されたときに電圧
を負担する接合)の高耐圧化およびリーク電流の減少を
はかった高耐圧プレーナ型半導体装置Cこ関するもので
ある。
さらに詳細にいえば゛、本発明は、GTOサイリスタ,
サイリスタ,トランジスタ,ダイオード。
トライアックなどのように、主接合の高耐圧化、および
主接合保護(リーク電流の減少)が必要とされる、特に
、電力用のプレーナ型半導体装置に関する。
(背 景) 電力用個別半導体素子の主接合端面処理は、素子の信頼
性と直接関係し、また素子面積の縮少という観点からも
重要な技術である。そして、素子の定格電圧が高くなる
ほど、前記の主接合端面処理は一層難しくなる。
この主接合端面処理には、基本的に、次の4点の実現が
不可欠である。
(1)素子面積が小さく、高耐圧化が可能であること、 (2)  リーク電流が小さいこと、 (3)保護の信頼性が高いこと、 (4)処理コストが安いこと。
ところが、素子の高耐圧を得るには、何らかの特殊な処
理が必要となシ、ある程度の工程増加は避は難い。以下
、特に前記の(1)〜(3)に注目し従来技術を説明す
る。
第1図に、最も基本的な高耐圧化手段を示す。
まず構成から述べる。以下の例では、各種素子の中から
典型的な例として、シリコン半導体のトランジスタ20
を取りあげて説明するが、他の素子の主接合についても
同様である。
トランジスタ20は、ベース・コレクタ接合1。
ベース・エミッタ接合2 r nコレクタ3,pべ一ス
4,チャンネル阻止(n+)拡散層5,熱酸化膜6,エ
ミッタ電極7,ベース電極8,コレクタ電極9,および
フィールドプレート10から成る。
この従来例に詔いて、主接合であるベース・コレクタ接
合1は、絶縁物である熱酸化膜6で保護されている。し
たがって、ベース・コレクタ接合1のリーク電流は低く
保たれる。
また、ベース・コレクタ接合を越えて延びるフィールド
プレート10によって、この部分の下に、点線で示した
様に、nコレクタ3内に空乏層が広げられる。このため
、半導体基板(nコレクタ3)の表面の電界が弱められ
、比較的高耐圧を得ることができる。
しかし、この方法には2つの問題点がある。
その第1は、図示しであるように、汚染などで外部Cζ
−すなわち、熱酸化膜6の表面に電荷が付着した場合、
電界効果作用で半導体表面に逆の電荷の蓄積が起ること
である。
そして、著しい場合には空乏層が広がる、さらに著しい
場合はp型チャンネルができ、チャンネル阻止拡散層5
の所まで延び、そこで阻止される。
このように、外部電荷によって、空乏層やチャンネルが
変動すると、耐圧あるいはリーク電流が変動し、素子の
信頼性を保つことが難しくなる。
もうひとつの問題点は、フィールドグレー) 10がp
ベース4と等電位となるため、フィールドグレート10
とnコレクタ3の間に、熱酸化膜6を介して定格電圧が
印加されることになる、という事実に原因するものであ
る。
したがって、定格電圧を絶縁できるだけの厚さの熱酸化
膜6を、半導体基板の表面に形成しなければならない。
しかし、通常の方法で形成し得る熱酸化膜6の厚みは2
〜3μmが限界で、それ以上厚い酸化膜を形成しようと
すると、プロセスが極めて複雑になる。
以上のことから、第1図に示したような、フィールドプ
レー)10を有する半導体装置で実現できる耐圧は高々
100OV程度と考えられる。
第2図に、改善された従来技術によるトランジスタの一
例を示す。
この例の特徴は、高耐圧化手段として、(1)半導体基
板3゛の表面に露出するフィールド・リミッティング・
リング11が、pベース4を包囲するように設けられ、 (2)接合が、半導体基板の表面に形成された半絶縁膜
12と、その上に積層形成された気相反応酸化膜13と
で保護されている、 点である。なお、ここでいう半絶縁膜とは、その抵抗率
がおおむね 10’〜1011Ω−αの範囲にあるもの
で、例えば、多結晶シリコンに酸素、窒素、炭紫などを
ドープしたものが利用可能である。
第2図の例では、フィールド・リミッティング・リング
11によって、空乏層が点線で示したように広げられ、
やはシ表面での電界が小さくなるため、高耐圧が得られ
るようになる。
また、接合を半絶縁膜12で保護すると、外部電荷が付
着した場合でも、それによって誘起される反対極性の電
荷が、半絶縁膜12の中にトラッ゛プされてしまうため
、半導体表面は安定に保たれる。
したがって、第1図で示したようなチャンネル阻止拡散
層5は不要となシ、素子面積の縮少にも効果がある。
しかし、この方法では、リーク電流が太き(なるという
別の問題を生ずる。そのひとつの原因は、半絶縁膜12
を流れる電流である。しかし・これは、半絶縁膜12の
抵抗率を10’Ω−儂 以上とすれば、実用上は無視す
ることができるようになる。
もうひとつの原因は、半導体と半絶縁膜12の界面が汚
れることで、これは半絶縁膜12を気相反応で形成する
過程で起る。このリーク電流の増大は、トランジスタに
関しては、hFEの低下の原因ともなる。
以上述べたように、従来技術では、高耐圧化の実現と、
リーク電流の低減あるいは信頼性の向上とを同時に満す
ことが不可能であるという欠点がある。
(目  的) 本発明は前述の欠点を除去するためになされたものであ
Q、その目的は高耐圧化の実現と、リーク電流の低減あ
るいは信頼性の向上とを両立させることのできる高耐圧
ブレーナ型半導体装置を提供することにある。
(概  要) 前記の目的を達成するために、本発明は、接合保護膜の
構成と性能を新規に検討し、高耐圧プレーナ型半導体装
置の主接合を、酸化膜、半絶縁膜および酸化膜の複合積
層膜によって保護し、かつ半絶縁膜によって前記主接合
がバイパスまたは橋絡されるようC(構成した点に特徴
がある。
また、本発明の他の特徴は、高耐圧プレーナ型半導体装
置の主接合を、酸化膜、リンガラス膜、(必要に応じて
は、さらに酸化膜)、半絶縁膜および酸化膜の複合積層
膜ICよって保護し、かつ半絶縁膜によって前記主接合
がバイパスまたは橋絡つぎに、半導体素子の具体例とし
てトランジスタをとルあげ、本発明の具体的実施例を、
図面に基づいて説明する。
第3図は、本発明の一実施例であるトランジスタ20を
示す断面図である。
このトランジスタは、ベース・コレクタ接合1゜ベース
・エミッタ接合2 Hnコレクタ3.pベース4.チャ
ンネル阻止(n  ’)拡散層5.熱酸化膜6.エミッ
タ電極7.ベース電極8.コレクタ電極9.半絶縁膜 
12.気相反応酸化膜13から構成される。
この実施例の構造的な特徴は、半絶縁膜12が、熱酸化
膜6によってnコレクタ3(半導体基板)の表面から絶
縁された状態で、pベース4とチャンネル阻止拡散層5
とに、電気的に接触されておシ、これによって主接合(
ベース・コレクタ接合1)を橋絡している点lこある。
まず、この構造の半導体装置を製造する方法について述
べる。
所望の抵抗率のn型シリコンウェハ(基板)に、リンを
拡散し、コレクタの一層を形成する。次に、ボロンを拡
散してpベース4を形成する。所望する耐圧により、拡
散深さは数μmから数十μmとする。つりいて、リンを
拡散して、n+のエミッタと、チャンネル阻止拡散層5
とを形成する。
ここで、拡散によって生じた酸化膜を全面除去し、再び
熱酸化して全面に熱酸化膜を形成した後ホトリソグラフ
ィ法で、nコレクタ3の表面部分・ベース・コレクタ接
合1の基板表面露出部分・およびnコレクタ3・n 領
域5の境界部分だけに、熱酸化膜6を残す。光、プラズ
マなど、熱エネルギ以外の助けで酸化膜を形成してもよ
い。
次に、(SiH,+N20+N2 )系の650℃の気
相反応で、多結晶の半絶縁膜12と気相反応酸化膜13
を形成する。
この場合、原料ガス比N、o/ SiH4を約2とすれ
ば、抵抗率が約10sΩ−aの半絶縁膜12を得ること
ができる。また、前記原料ガス比N、O/SiH,を5
0以上とすれば、はぼ810.の組成の気相反応酸化膜
13を連鰺ルーて形成できゐ。
その後、1000℃で30分間、窒素中で焼なましして
から、ホトリソグラフィ法でコンタクト用の窓を開け、
エミッタ電極7.ベース電極8.およびコレクタ電極9
を形成する。
この構造では、まず、接合の露出部が熱酸化膜6で覆わ
れているため、リーク電流は低減されている。次に、第
3図の構造によって高耐圧が得られる原理について説明
する。
pベース4とnコレクタ3との間に逆バイアスが印加さ
れると、ベース・コレクタ接合1に空乏層が広がり始め
る。これと同時に、半絶縁膜12にも前記バイアスが印
゛加されるので、非常にわずかであるがリーク−流が流
れ始める。
このリーク電流によって電位降下が起り、半絶縁膜12
上に電位が発生する。この電位によって、熱酸化膜6を
介する電界効果作用が起ル、nコレクタ3の表面に空乏
層が広がる。このようにして・自動的にnコレクタ3の
表面の電界が弱められ、高耐圧が実現される。
この時、nコレクタ3の表面の空乏層は強制的に伝ばん
していくので、チャンネル阻止拡散層5を必ず設ける必
要がある。また、半絶縁膜12を流れる電流を安定化す
るため、その表面に、絶縁作用をする(気相反応)酸化
膜13が形成される必要がある。
次(ここの構造では、外部に電荷が付着しても、第2図
に関して述べたのと同様の作用により、電1     
 荷を半絶縁膜12の中にトラップしてしまうので、高
い信頼性が保証される。
ところで、この構造では、半絶縁膜12内に生ずる電位
に基づく電界効果を使うので、下地の熱酸化膜6の厚さ
が大きな影響をもつ。この点を具体的に検討した結果に
ついて、以下に説明する。
第4図に、下地の酸化膜6の厚さく横軸)とベース、コ
レクタ耐圧■。。(縦軸)との関係を示す。なお、この
場合の各サンプル半導体素子のnコレクタ3(基板)の
抵抗率は70Ω−CIL 、 nコレクタの表面幅は4
70μm、またpベース4の拡散深さは 70μmであ
る。
また、図中の0印は測定サンプル点であり、それぞれの
熱酸化膜厚さは、140X、<形成温度800℃> 、
400X、1030X(同、1000℃)、5200又
(同、1100℃)である。非常に薄い酸化膜(12^
)は、熱酸化では制御できないので、酸化性の洗浄処理
(例えば王水洗浄)で形成した。
第4図の結果から、12Xの膜厚では高耐圧化に効果は
ないが、膜厚が140〜5200Xの広い範囲では、1
500V以上の耐圧が得られることがわかる。この値は
、プレーナ接合の理想耐圧(約1400V)を超えるも
ので、第3図の構成が高耐圧化に効果のあることが実証
されている。
ところで、下地酸化膜厚を形成したことによる効果は、
前記酸化膜の形成条件や厚みによって幾分相違する。ま
ず薄い方は、第4図かられかるように、高耐圧化lζ効
果のある膜厚は約soX以上であシ、熱酸化法等で均一
に、制御性良く形成できるのもこの程度までである。
厚い力は、酸化膜が厚くなるほど電界効果が及ばなくな
り、高耐圧化の効果が低下する。さらに製法上の制約か
ら、通常の熱酸化(形成温度1200℃以下)で、しか
も短時間に形成できるのは約ao、oooX程度までで
あ月これを超えると・気相反応を利用しなければならな
くなるなど工程数の増加を招くようになる。
以上のような、高耐圧化に寄与する効果、および膜形成
上の制約を考慮すると、実用的な下地酸化膜の厚さは5
0A〜30.0OOAである。
次に、リーク電流の観点から、下地酸化膜6の厚み範囲
を検討してみる。第5図は、逆方向電圧■cB(横軸二
単位ボルト)とリーク電流 I CBO(縦軸二単位ア
ンペア)との関係を、下地酸化膜6の厚みをパラメータ
として示したものである。
図中の曲線につけられた数字は、下地酸化膜6の厚み(
単位、X)を示している。また、図の右下端の直線りは
、逆方向電圧印加時に半絶縁膜12中を流れる電流をあ
られしている。なお、曲線PSGについては後述する。
第5図から分るように、下地酸化膜6の厚さが12Aで
は、逆方向電圧vcB  の増加に伴なって、リーク電
流 ICBOは単調に増加する特性を示す。
前記酸化膜6の厚さが、140X、5200Xと厚くな
るに従い、リーク電流ICBOは低下してくる。
これは、熱酸化膜が厚くなるなど、膜厚が均一になって
くるためであ′−る・−0゜ また、膜厚が14OAの場合は1〜IOVの範囲で、5
200Xの場合は10〜ioo vの範囲で、それぞれ
リーク電流の増加割合(逆方向電圧の増加に対する)が
、他の領域におけるよシ大となる。
これは、半絶縁膜12からの電界効果がnコレクタ3−
すなわち、シリコン基板の表面lζ及び、シリコン基板
表面に空乏層が広がシ、空乏層電流が増加することを示
している。
このようにリーク電流増加割合か犬となる逆方向電圧の
領域は、第5図から、下地酸化膜の厚さが厚い程、高電
圧側に移動することがわかる。この現象は、第4図に関
して述べたように、下地酸化膜の厚さがある値以上にな
ると、電界効果作用がnコレクタ3の表面に及ばなくな
ることを示している。
さらに詳しく下地酸化膜厚とリーク電流の関係を調べた
結果を第6図に示す。
この図は、逆方向電圧VCB を600ボルトに設定し
、下地酸化膜6の厚さく横軸:単位A)を変化させたと
きの、リーク電流IC’BO(縦軸:単位アンペア)の
変化を実測した結果である。
明らかなように、下地酸化膜の膜厚が厚くなる(ζつれ
て、リーク電流が少なくなる傾向を示している。しかし
、膜厚が非常に厚くなると、nコレクタ3− すなわち
、シリコン基板と酸化膜との界面の歪が大きくなり、リ
ーク電流は増加していくと考えられる。
したがって、下地酸化膜の厚さは、第4図から限定され
たように、50X〜3o、oooXの範囲が実用的と考
えられる。なお、トランジスタのhFF。
もリーク電流に対応し、実験範囲内では下地酸化膜厚が
厚くなるほど大きくなっていた。
以上に述べた実施例は、本発明をブレーナ型トランジス
タに適用したものであるが、本発明はサイリスタにも適
用できるものである。本発明をサイリスタに適用した他
の実施例を第7図に示す。
同図において、第3図と同一の符号は、同一または同等
部分をあられしている。
nエミッタ2が露出する半導体基板(nベース3)の上
側主面とは反対の、下側主面に露出するように、pエミ
ッタ17が形成される。そして、前記pエミッタ17は
半導体基板の端部を経て上側主面にまで延長されている
前記上側主面においては、pベース4と、エミッタ17
との中間に、チャンネル阻止(n+)拡散層5が形成さ
れる。
また、pベース4と拡散層5との間、および拡散層5と
pエミッタ17との間には、第3図に関して前述したの
と同じ構成の、熱酸化膜6A、6B。
半絶縁膜12.および気相反応酸化膜13を、順次に積
層形成する。
これによシ、pベース4と拡散層5との間、および拡散
層5とpエミッタ17との間は、半絶縁膜12によって
橋絡されることになる。したがつて、この実施例におい
ても、先の実施例に関して述べたのき同様に、高耐圧化
とリーク電流の減少を両立させることができる。
前述の各実施例によれば、半絶縁膜をnコレクタ表面に
直接形成した従来例にくらべて、リーク電流を約1桁低
減することができた。
しかし、第5図から分るように、それでも半絶縁膜12
中を流れるリーク電流成分りに比較すれば、なお1桁以
上大きいリーク電流が流れていることになる。
このリーク電流の中、比較的大きい比重を占めるのは、
nコレクタ3(すなわち、半導体基板)の表面と熱酸化
膜6の界面を流れる電流であると考えられる。この界面
電流を減少させるには、熱酸化膜6の内部電荷や界面の
安定性を改譬することが有効である。
第8図は、前述の点(ζ着目し、熱酸化膜の内部電荷や
界WJを安定化して、リーク電流のな奢一層の低減をは
かった本発明の第3の実施例の断面図である。同図にお
いて、第3図と同一の符号は、同一または同等部分をあ
られしている。
第3図との対比から明らかなように、この実施例は、第
3図における熱酸化膜6の代りに、熱酸化膜61.リン
ガラス膜62.および気相反応酸化膜63よりなる複合
絶縁膜60を形成したものである。
この場合の複合絶縁膜60は、つぎのような工程で形成
することができる。
(1)拡散処理などによって生じた酸化膜を除去した後
、全面に再び厚さ約0.2 μmの熱酸化膜を形成し、
必要部分だけにこれを残す。
(2)気相反応 S i O2を形成するための原料ガ
ス中にホスフィン(P)I8)を混入して、リンガラス
(Phospho −SiA!1cate Glass
)膜を、約厚さ0.1μmに形成する。
(3)前記リンガラス膜の耐水、耐薬品性を補強するた
めに、前記ホスフィンを遮断した原料ガスでさらに気相
反応を行ない・約0.2μmの厚さに8102  膜を
形成する。
(4)その上の、半絶縁膜12や気相反応酸化膜13は
、前述の実施例の場合と同様にして形成することができ
る。
この実施例の構成では、nコレクタ3(すなわち、半導
体基板)の表面に直接接する熱酸化膜61の上面に、リ
ンガラス膜62があるので、そのゲッタリング作用によ
って熱酸化膜61内の不安定電荷がとらえられて固定化
され、かつ界面状態が安定化される。
したがって、前述の実施例にくらべてよシ一層界面電流
を減少させ、ひいてはリーク電流を減少させることがで
きる。
第5図中の曲線PSGは、この場合の逆方向電圧対リー
ク電流特性を示すものである。この図から、第3実施例
により、ざらに−桁程度リーク電流が減少されたことが
わかる。
なお、明らかなように、第8図の複合絶縁膜60の画成
は、そのまま、第7図のサイリスタの場合にも適用でき
るものである。
(発明の効果) 以上述べたように、本発明によシ、 (1)プレーナ接合の理想耐圧を超える高耐圧化が可能
である。
(2)リーク電流は半絶縁膜を直接付ける場合よυは1
〜2桁低減できる、 (3)半絶縁膜を使う本来の高い信頼性が維持される、 等の効果を得ることができる。
【図面の簡単な説明】
第1図および第2図はそれぞれ従来例によるプレーナ型
半導体装置の断面図、第3図は本発明をプレーナ派トラ
ンジスタに適用した一実施例の断面図、第4図は第3図
の下地酸化膜の厚さと、トランジスタのベース・コレク
タ耐圧V。BOとの関係を示す図、第5図は、第3図の
トランジスタに印加する逆方向電圧とリーク電流ICB
Oとの関係を、下地酸化膜の厚さをパラメータとして示
す図、第6図は、逆方向電圧を固定した場合の、下地酸
化膜の厚さとリーク電流”CBOとの関係を示す図、第
7図は本発明をプレーナ型サイリスタに適用した場合の
他の実施例を示す断面図、第8図は本発明をプレーナ型
トランジスタに適用した場合の、さらに他の実施例を示
す断面図である。 1・・・ベース・コレクタ接合、 2・・・ベース・エ
ミッタ接合、 3・・・nコレクタ(nベース)、4・
・・pベース、  5−、・・チャンネル阻止拡散層、
6.6A 、6B・・・熱酸化膜、  7・・・エミッ
タ電極、  9・・・コレクタ電極、 12・・・半絶
縁膜、13・・・気相反応酸化膜、 61・・・熱酸化
膜、62・・・リンガラス膜、  63・・・気相反応
酸化膜代理人弁理士 平 木 道 人 牙1図 才2図 牙3図 74図 (V) 20:0i 25図 (A) 5t−6図 (△) 牙7図 牙8図

Claims (8)

    【特許請求の範囲】
  1. (1)第1導電屋の半導体基板と、前記半導体基板の一
    生面に露出し、前記半導体基体との間にpn接合を形成
    する第2導電型の半導体領域と、前記半導体基板の一生
    面に露出し、前記pn接合を取囲むように形成された第
    1導電屋の高濃度領域と、前記半導体基板の一生面上に
    、前記pn接合から前記半導体基板と第1導電屋高濃度
    領域との境界までの領域を覆うように形成された第1絶
    縁膜と、前記第1絶縁膜の上に形成され、前記第2導電
    型半導体領域および第1導電型高濃度領域に電気的に接
    続された半絶縁膜と、前記半絶縁膜の上に形成された第
    2絶縁膜とを具備したことを特徴とする高耐圧ブレーナ
    屋半導体装置。
  2. (2)上記第1の絶縁膜が半導体基板の酸化膜であり、
    半絶縁膜は高抵抗率の非結晶質シリコン膜であることを
    特徴とする特許 記載の高耐圧プ?Tす型半導体装置。
  3. (3)前記第1の絶縁膜は、半導体基板の酸化膜と、そ
    の上に積層形成されたリンガラス膜とよルなる複合膜で
    あることを特徴とする前記特許請求の範囲第1項記載の
    高耐圧プレーナ盤半導体装置。
  4. (4)前記第1の絶縁膜は、半導体基板の酸化膜と、そ
    の上に順次積層形成されたリンガラス膜あよび第3絶縁
    膜とよシなる複合膜であることを特徴とする前記特許請
    求の範囲第1項記載の高耐圧プレーナ減半導体装置。
  5. (5)第1導電製の半導体基板と、前記半導体基板の一
    生面に露出し、前記半導体基体との間に第lpn接合を
    形成する第2導電製の第1半導体領域と、前記半導体基
    板の一生面に露出し、前記@1pn接合を取囲むように
    形成された第1導電型の高濃度領域と、前記半導体基体
    の反対側主面に露出すると共に、前記半導体基板の端面
    から一生面にまで延び、前記半導体基板との間に第2 
    pn接合を形成する第2導電型の第2半導体領域と、前
    記半導体基板の一生面上に、前記第1および第2のpn
    接合から前記半導体基板と第1導電型高濃度領域との境
    界までの領域を覆うように形成された第1絶縁膜と、前
    記第1絶縁膜の上に形成され、前記2つの第2導電型半
    導体領域および第1導電型高濃度領域に電気的に接続さ
    れた半絶縁膜と、前記半絶縁膜の上に形成された第2絶
    縁膜とを具備したことを特徴とする高耐圧プレーナ型半
    導体装置。
  6. (6)上記第1の絶縁膜が半導体基板の酸化膜であシ、
    半絶縁膜は高抵抗率の非結晶質シリコン膜であgことを
    特徴とする特許 記載の高耐圧プレーナ型半導体装置。
  7. (7)前記第1の絶縁膜は、半導体基板の酸化膜と、そ
    の上に積層形成されたリンガラス膜とよシなる複合膜で
    あることを特徴とする前記特許請求の範囲第5項記載の
    高耐圧プレーナ型半導体装置。
  8. (8)前記第1の絶縁膜は、半導体基板の酸化膜と、そ
    の上に弧次積層形成されたリンガラス膜および第3絶縁
    膜とよpなる複合膜であることを特徴とする前記特許請
    求の範囲第5項記載の高耐圧プレーナ型半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11288949A (ja) * 1998-02-24 1999-10-19 Samsung Electronics Co Ltd 半絶縁ポリシリコン(sipos)を用いた電力半導体装置及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4826077A (ja) * 1971-08-06 1973-04-05
JPS5853860A (ja) * 1981-09-26 1983-03-30 Toshiba Corp 高耐圧プレ−ナ型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4826077A (ja) * 1971-08-06 1973-04-05
JPS5853860A (ja) * 1981-09-26 1983-03-30 Toshiba Corp 高耐圧プレ−ナ型半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11288949A (ja) * 1998-02-24 1999-10-19 Samsung Electronics Co Ltd 半絶縁ポリシリコン(sipos)を用いた電力半導体装置及びその製造方法
JP4607266B2 (ja) * 1998-02-24 2011-01-05 フェアチャイルドコリア半導體株式会社 半絶縁ポリシリコン(sipos)を用いた電力半導体装置及びその製造方法

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