JPS63185061A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63185061A JPS63185061A JP62017529A JP1752987A JPS63185061A JP S63185061 A JPS63185061 A JP S63185061A JP 62017529 A JP62017529 A JP 62017529A JP 1752987 A JP1752987 A JP 1752987A JP S63185061 A JPS63185061 A JP S63185061A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体装置の製造方法に関し、特に微細化を
目的としたバイポーラトランジスタの製造方法に関する
。
目的としたバイポーラトランジスタの製造方法に関する
。
（従来の技術）
従来の技術を用いて微細なバイポーラトランジスタ素子
を形成する場合には、まず第２図（Ａ）に示すように、
Ｐ型シリコン基板１１表面にＰ−拡散１１１２を形成し
ておき、次いで、基板１１上に０．８［μｍ］程度のシ
リコン酸化ｌ！１３を形成した後、これを選択的にエツ
チング除去する。そして、この残存されたシリコン酸化
膜１３をマスクとしてアンチモン（Ｓｂ）を気相拡散法
によって基板１１に注入してＮ＋拡散層１４を形成する
。
を形成する場合には、まず第２図（Ａ）に示すように、
Ｐ型シリコン基板１１表面にＰ−拡散１１１２を形成し
ておき、次いで、基板１１上に０．８［μｍ］程度のシ
リコン酸化ｌ！１３を形成した後、これを選択的にエツ
チング除去する。そして、この残存されたシリコン酸化
膜１３をマスクとしてアンチモン（Ｓｂ）を気相拡散法
によって基板１１に注入してＮ＋拡散層１４を形成する
。
しかし、シリコン酸化膜１３を選択的にエツチングする
際には、オーバーエツチングにより、そのエツチング領
域の両側で酸化１１１３の膜厚は薄くなる。この膜厚の
薄い部分はアンチモンを通過させてしまうので、アンチ
モンの注入される領域は所望の領域よりも広くな７てし
まう。また、アンチモンのシリコン中の固溶度が低いた
め、コレクタ抵抗を充分低くするためには、Ｎ＋拡散１
１ｊ１４を深く形成することが必要となるので、その横
方向への広がりも大きくなる。
際には、オーバーエツチングにより、そのエツチング領
域の両側で酸化１１１３の膜厚は薄くなる。この膜厚の
薄い部分はアンチモンを通過させてしまうので、アンチ
モンの注入される領域は所望の領域よりも広くな７てし
まう。また、アンチモンのシリコン中の固溶度が低いた
め、コレクタ抵抗を充分低くするためには、Ｎ＋拡散１
１ｊ１４を深く形成することが必要となるので、その横
方向への広がりも大きくなる。
これらの理由により、Ｎ＋拡散層１４の両側にはａとし
て示されているような２［μｍ］程度の変換差がそれぞ
れ入り、Ｎ＋拡散層１４の幅は所望の値よりも４［μｍ
］程大きくなってしまう。これは、４［μｍ］以下のコ
レクタ領域は形成できないことを意味する。
て示されているような２［μｍ］程度の変換差がそれぞ
れ入り、Ｎ＋拡散層１４の幅は所望の値よりも４［μｍ
］程大きくなってしまう。これは、４［μｍ］以下のコ
レクタ領域は形成できないことを意味する。
次に、第２図（Ｂ）に示すように、エピタキシャルｌｌ
！１１５を１１００℃の温度で全面に堆積形成し、そこ
にＮ型の不純物を導入する。この際、オートドーピング
によって、Ｎ−エピタキシャル層１５内には、Ｐ”拡散
Ｊｉ１２、Ｎ４″拡散層１４の各不純物がそれぞれ混入
される。この結果、エピタキシャル層１５内にはＰ−拡
散層１２、Ｎ＋拡散層１４がそれぞれ浸入し、エピタキ
シャル層１５は狭められる。
！１１５を１１００℃の温度で全面に堆積形成し、そこ
にＮ型の不純物を導入する。この際、オートドーピング
によって、Ｎ−エピタキシャル層１５内には、Ｐ”拡散
Ｊｉ１２、Ｎ４″拡散層１４の各不純物がそれぞれ混入
される。この結果、エピタキシャル層１５内にはＰ−拡
散層１２、Ｎ＋拡散層１４がそれぞれ浸入し、エピタキ
シャル層１５は狭められる。
このため、エピタキシャル層１５内に第２図（Ｃ）に示
すようなＰ型のベース領域１６、およびＮ型のエミッタ
領域１７をそれぞれ形成すると、Ｐ型ベース領域１６の
膜厚が薄くなり、エミッタ領域１７とコレクタ［（エピ
タキシャル層１５）間でバンチスルーが発生し易くなる
。
すようなＰ型のベース領域１６、およびＮ型のエミッタ
領域１７をそれぞれ形成すると、Ｐ型ベース領域１６の
膜厚が薄くなり、エミッタ領域１７とコレクタ［（エピ
タキシャル層１５）間でバンチスルーが発生し易くなる
。
この問題を解決して信頼性の高いトランジスタを得るた
めには、エピタキシャル層１５を厚く形成すればよいが
、エピタキシャル層１５を厚く形成すると素子分離領域
もその分厚く形成する必要があるため、第２図（Ｃ）に
示されているような溝堀型のフィールド絶縁ｇ２ｉａを
形成するか、あるいはエピタキシャル層１５の厚さ全体
にわたってＰ型領域を形成する必要がでてくる。
めには、エピタキシャル層１５を厚く形成すればよいが
、エピタキシャル層１５を厚く形成すると素子分離領域
もその分厚く形成する必要があるため、第２図（Ｃ）に
示されているような溝堀型のフィールド絶縁ｇ２ｉａを
形成するか、あるいはエピタキシャル層１５の厚さ全体
にわたってＰ型領域を形成する必要がでてくる。
溝堀型のフィールド絶縁膜１８はその製造工程を？！雑
にする。また、Ｐ型領域をエピタキシャル層１５の厚さ
全体にわたって形成するためには、エピタキシャル層１
５の形成館後にＰ型の不純物、を注入してエピタキシャ
ル＠ｉｓの上下からそのＰ型の不純物を拡散させなけれ
ばならない。しかし、エピタキシャル層１５の下層から
Ｐ型不純物を充分に混入するためにそのＰ型不純物濃度
を高くすると、基板１１とコレクタ領域（エピタキシャ
ル１ｉ！ｉｓ、Ｎ”拡散！１１４）間のＰＮ接合のブレ
ークダウン耐圧の劣化を招くことになる。また、エピタ
キシャル層１５の上層からのＰ型不純物の注入量は、フ
ィールド反転電圧等に影響を与えるため、あまり高濃度
にはできない。
にする。また、Ｐ型領域をエピタキシャル層１５の厚さ
全体にわたって形成するためには、エピタキシャル層１
５の形成館後にＰ型の不純物、を注入してエピタキシャ
ル＠ｉｓの上下からそのＰ型の不純物を拡散させなけれ
ばならない。しかし、エピタキシャル層１５の下層から
Ｐ型不純物を充分に混入するためにそのＰ型不純物濃度
を高くすると、基板１１とコレクタ領域（エピタキシャ
ル１ｉ！ｉｓ、Ｎ”拡散！１１４）間のＰＮ接合のブレ
ークダウン耐圧の劣化を招くことになる。また、エピタ
キシャル層１５の上層からのＰ型不純物の注入量は、フ
ィールド反転電圧等に影響を与えるため、あまり高濃度
にはできない。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、従来
の製造方法ではコレクタ抵抗を下げるための埋込み層の
幅を縮小できず素子の微細化が困難であった点、またエ
ミッタ・コレクタ間のパンチスルーを避けるためにエピ
タキシャル層を厚く形成した場合には素子分１領域の形
成が困難になる点を改善し、素子の微細化が可能で、し
かも簡単な製造工程で高い信頼性を得ることができる半
導体装置の製造方法を提供することを目的とする。
の製造方法ではコレクタ抵抗を下げるための埋込み層の
幅を縮小できず素子の微細化が困難であった点、またエ
ミッタ・コレクタ間のパンチスルーを避けるためにエピ
タキシャル層を厚く形成した場合には素子分１領域の形
成が困難になる点を改善し、素子の微細化が可能で、し
かも簡単な製造工程で高い信頼性を得ることができる半
導体装置の製造方法を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）この発明に係る
半導体装置の製造方法にあっては、第１導電型の半導体
基板上に耐酸化性膜を形成する工程と、前記耐酸化性膜
上にレジストを塗布し、エツチング用のマスクを形成す
る工程と、前記マスクを用いて前記耐酸化性膜を等方性
エツチングで選択的に除去する工程と、前記マスクを用
いて前記半導体基板内に第１導電型の不純物を導入し、
前記基板表面に基板よりも高Ｓ度の第１導電型の半導体
領域を形成する工程と、前記耐酸化性腺をマスクとして
前記半導体基板を酸化し、前記半導体基板上に酸化膜を
形成する工程と、前記酸化模をマスクとして前記半導体
基板内に第２導電型の不純物を導入し、前記第１導電型
の半導体領域と離間した第２導電型の半導体ＷＡ域を形
成する工程と、前記半導体基板上に第１導電型のエピタ
キシャル層を成長させる工程とを具備したものである。
半導体装置の製造方法にあっては、第１導電型の半導体
基板上に耐酸化性膜を形成する工程と、前記耐酸化性膜
上にレジストを塗布し、エツチング用のマスクを形成す
る工程と、前記マスクを用いて前記耐酸化性膜を等方性
エツチングで選択的に除去する工程と、前記マスクを用
いて前記半導体基板内に第１導電型の不純物を導入し、
前記基板表面に基板よりも高Ｓ度の第１導電型の半導体
領域を形成する工程と、前記耐酸化性腺をマスクとして
前記半導体基板を酸化し、前記半導体基板上に酸化膜を
形成する工程と、前記酸化模をマスクとして前記半導体
基板内に第２導電型の不純物を導入し、前記第１導電型
の半導体領域と離間した第２導電型の半導体ＷＡ域を形
成する工程と、前記半導体基板上に第１導電型のエピタ
キシャル層を成長させる工程とを具備したものである。
このような製造方法を用いれば、前記基板よりも＾濃度
の第１導電型の半導体領域と前記第２導電型の半導体領
域とを離間した状態で自己整合的に形成できるので、第
２導電型の半導体領域の幅を効果的に縮小できるように
なると共に、基板と第２導電型半導体領域間のＰＮ接合
のブレークダウン耐圧を充分に維持した状態で素子分離
領域を形成できるようになる。さらに、前記第２導電型
の不純物としてヒ素を使用すれば、第２導電型の半導体
領域の幅をさらに縮小することができる。
の第１導電型の半導体領域と前記第２導電型の半導体領
域とを離間した状態で自己整合的に形成できるので、第
２導電型の半導体領域の幅を効果的に縮小できるように
なると共に、基板と第２導電型半導体領域間のＰＮ接合
のブレークダウン耐圧を充分に維持した状態で素子分離
領域を形成できるようになる。さらに、前記第２導電型
の不純物としてヒ素を使用すれば、第２導電型の半導体
領域の幅をさらに縮小することができる。
また、エピタキシャル層を９５０℃以下の低温で成長さ
せることにより、このエピタキシャル層への第２導電型
不純物のオートドーピングを押えることができ、エピタ
キシャル層を厚く形成する必要がなくなる。また、第１
導電型半導体領域は高濃度に形成するので、エピタキシ
ャル層を低温で成長させても、このエピタキシャル層へ
の第１導電型不純物混入量を充分に得ることができる。
せることにより、このエピタキシャル層への第２導電型
不純物のオートドーピングを押えることができ、エピタ
キシャル層を厚く形成する必要がなくなる。また、第１
導電型半導体領域は高濃度に形成するので、エピタキシ
ャル層を低温で成長させても、このエピタキシャル層へ
の第１導電型不純物混入量を充分に得ることができる。
したがって、素子分離領域の形成は容易となる。
（実施例）
以下、第１図を参照してこの発明の実施例をＮＰＮバイ
ポーラトランジスタを形成する場合について説明する。
ポーラトランジスタを形成する場合について説明する。
まず第１図（Ａ）に示すように、比抵抗が０．５〜２０
［Ωｃｍ］のＰ型（１００）シリコン基板２１の主表
面上に９００〜１０００’Ｃの熱処理によって膜厚が５
００〜２０００人程度の熱酸化膜２２を形成した後、こ
の熱酸化膜２２上にシリコン窒化膜２３をＣＶＤ法によ
って１０００〜５０００人程度堆積形成する。
［Ωｃｍ］のＰ型（１００）シリコン基板２１の主表
面上に９００〜１０００’Ｃの熱処理によって膜厚が５
００〜２０００人程度の熱酸化膜２２を形成した後、こ
の熱酸化膜２２上にシリコン窒化膜２３をＣＶＤ法によ
って１０００〜５０００人程度堆積形成する。
次に、第１１Ｊ（Ｂ）に示すように選択的に残存された
レジスト層２４をマスクとしてシリコン窒化膜２３をＣ
ＤＥ等の等方性エツチングで選択的にエツチング除去す
る。この場合、レジスト＠２４下のシリコン窒化９９２
３もオーバーエツチングされ、その両側にはそれぞれ０
．２−５［μｍ］程度の変換差すが入る。そして、前記
レジスト層２４をマスクとしてボロンを基板２１内にイ
オン注入してＰ＋不純物１域２５を形成する。
レジスト層２４をマスクとしてシリコン窒化膜２３をＣ
ＤＥ等の等方性エツチングで選択的にエツチング除去す
る。この場合、レジスト＠２４下のシリコン窒化９９２
３もオーバーエツチングされ、その両側にはそれぞれ０
．２−５［μｍ］程度の変換差すが入る。そして、前記
レジスト層２４をマスクとしてボロンを基板２１内にイ
オン注入してＰ＋不純物１域２５を形成する。
次に、第１図（Ｃ）に示すように、レジスト層２４を剥
離した後に残存されたシリコン窒化膜２３をマスクとし
て、９５０〜１０００℃の燃焼酸化雰囲気中で０．５〜
１．０［μｍ］程度の熱酸化膜２６を形成する。そして
、この熱酸化膜２６をマスクとしてＮ型不純物をイオン
注入してＮ＋不純物領域２７を形成する。この場合、酸
化膜２３を選択的にエツチングする際に入った変換差す
により、Ｎ＋不純物＠ＷＪ２７は前記Ｐ１不純物領域２
５と離間された状態で形成される。このように、Ｎゝ不
純物領域２７をＰ＋不純物領域２５と離間した状態で自
己整合的に形成することにより、Ｎ＋不純物領域２７を
微細に形成することが可能になると共に、基板２１とＮ
ゝ不純物領域２７間のＰＮ接合耐圧を向上できるように
なる。また、前記Ｎ型不純物としてはヒ素が使用される
。
離した後に残存されたシリコン窒化膜２３をマスクとし
て、９５０〜１０００℃の燃焼酸化雰囲気中で０．５〜
１．０［μｍ］程度の熱酸化膜２６を形成する。そして
、この熱酸化膜２６をマスクとしてＮ型不純物をイオン
注入してＮ＋不純物領域２７を形成する。この場合、酸
化膜２３を選択的にエツチングする際に入った変換差す
により、Ｎ＋不純物＠ＷＪ２７は前記Ｐ１不純物領域２
５と離間された状態で形成される。このように、Ｎゝ不
純物領域２７をＰ＋不純物領域２５と離間した状態で自
己整合的に形成することにより、Ｎ＋不純物領域２７を
微細に形成することが可能になると共に、基板２１とＮ
ゝ不純物領域２７間のＰＮ接合耐圧を向上できるように
なる。また、前記Ｎ型不純物としてはヒ素が使用される
。
ヒ素はアンチモンに比しシリコン中の固溶度が高いため
、Ｎ＋不純物領域２７を浅く形成してもコレクタ抵抗を
充分に下げることができる。したがって、Ｎ＋不純物領
域２７の横方向への広がりを押えることが可能となる。
、Ｎ＋不純物領域２７を浅く形成してもコレクタ抵抗を
充分に下げることができる。したがって、Ｎ＋不純物領
域２７の横方向への広がりを押えることが可能となる。
次に、第１図（Ｄ）に示すように、熱酸化膜２６ａをＮ
８４ ＦＷ液液中剥離した後、９５０℃以下（例えば８
００〜９５０℃程度）の低温でＮ−エピタキシャル層２
８を全面に堆積形成する。
８４ ＦＷ液液中剥離した後、９５０℃以下（例えば８
００〜９５０℃程度）の低温でＮ−エピタキシャル層２
８を全面に堆積形成する。
このエピタキシャル層２８の形成時には、オートドーピ
ングによって、Ｐ＋不純物領域２５およびＮ０不純物領
域２７からエピタキシャル層２８にそれぞれ不純物が混
入される。但し、この場合、エピタキシャル層２８は９
５０℃以下の低温で形成しているので、このエピタキシ
ャル＄２８内に浸入するＮ＋不純物領域２７の量は従来
に比し少なくなる。
ングによって、Ｐ＋不純物領域２５およびＮ０不純物領
域２７からエピタキシャル層２８にそれぞれ不純物が混
入される。但し、この場合、エピタキシャル層２８は９
５０℃以下の低温で形成しているので、このエピタキシ
ャル＄２８内に浸入するＮ＋不純物領域２７の量は従来
に比し少なくなる。
また、このエピタキシャルＨ２８を形成する前に、１０
００〜１１９０℃の熱処理を行なってＮ＋不純物領域２
７を拡散させてその表面濃度を下げておけば、ざらにＮ
４″不純物領域２７のＮ−エピタキシャル１１２８への
浸入量を減少させることもできる。
００〜１１９０℃の熱処理を行なってＮ＋不純物領域２
７を拡散させてその表面濃度を下げておけば、ざらにＮ
４″不純物領域２７のＮ−エピタキシャル１１２８への
浸入量を減少させることもできる。
したがって、エピタキシャル層２８を従来のように厚く
形成しなくても、コレクタ領域となるＮ−エピタキシャ
ル層２８の膜厚を十分に確保できる。
形成しなくても、コレクタ領域となるＮ−エピタキシャ
ル層２８の膜厚を十分に確保できる。
そして、通常の方法でＰ型ベース領域２９、Ｎ型エミッ
タ領域３０、および素子分離のためのＰ−不純物領域３
１を形成する。この場合、Ｐ＋不純物領域２５がｍｓ度
に形成されていることによりＮ−エピタキシャル層２８
を低温で形成してもこの層２８へのＰ型不純物混入量を
充分に多くできることと、前述のようにエピタキシャル
１２Ｂを薄く形成できることによって、Ｐ−不純物ｍ域
３１を形成する際に必要な不純物量は少なくて済み、素
子分離領域の形成が容易になる。
タ領域３０、および素子分離のためのＰ−不純物領域３
１を形成する。この場合、Ｐ＋不純物領域２５がｍｓ度
に形成されていることによりＮ−エピタキシャル層２８
を低温で形成してもこの層２８へのＰ型不純物混入量を
充分に多くできることと、前述のようにエピタキシャル
１２Ｂを薄く形成できることによって、Ｐ−不純物ｍ域
３１を形成する際に必要な不純物量は少なくて済み、素
子分離領域の形成が容易になる。
尚、前記酸化ｇ９２６の膜厚によっては、この酸化１１
２６を除去した後にエピタキシャルＨ２８を成長させた
際に、Ｎゝ不純物領Ｍ、２７表面に形成されるエピタキ
シャル層２８に対しＰ＋不純物領域２５表面に形成され
るエピタキシャル層２８の護岸が薄くなり段差ができる
ので、この段差を航記Ｐ型ベース領域２９、Ｎ型エミッ
タ領！１ｉｉ３０、Ｐ−不純物領域３１を形成する際の
マスクアライメント基準として利用すれば、合せずれを
少なくさせるこもできる。
２６を除去した後にエピタキシャルＨ２８を成長させた
際に、Ｎゝ不純物領Ｍ、２７表面に形成されるエピタキ
シャル層２８に対しＰ＋不純物領域２５表面に形成され
るエピタキシャル層２８の護岸が薄くなり段差ができる
ので、この段差を航記Ｐ型ベース領域２９、Ｎ型エミッ
タ領！１ｉｉ３０、Ｐ−不純物領域３１を形成する際の
マスクアライメント基準として利用すれば、合せずれを
少なくさせるこもできる。
［発明の効果］
以上のようにこの発明によれば、素子の微細化が可能と
なると共に、簡単な製造工程で信頼性の高い半導体装置
を得ることが可能となる。
なると共に、簡単な製造工程で信頼性の高い半導体装置
を得ることが可能となる。
第１図はこの発明の一実施例に係る半導体装置の製造方
法を説明する断面構造図、第２図は従来の半導体装置の
製造方法を説明する断面構造図である。 ２１・・・シリコン基板、２２・・・シリコン酸化膜、
２３・・・シリコン窒化膜、２４・・・レジスト、２５
・・・Ｐ＋不純物領域、２６・・・熱酸化膜、２７・・
・Ｎ′＋不純物領域、２８・・・エピタキシャル層、２
９・・・Ｐ型ベース領域、３０・・・Ｎ型エミッタ領域
、３１・・・Ｐ−不純物領域。 出、願人代理人 弁理士 鈴江武彦 （Ａ） （Ｂ） （Ｃ） （Ｄ） 第１図 （Ａ） ＣＢ） 第２図
法を説明する断面構造図、第２図は従来の半導体装置の
製造方法を説明する断面構造図である。 ２１・・・シリコン基板、２２・・・シリコン酸化膜、
２３・・・シリコン窒化膜、２４・・・レジスト、２５
・・・Ｐ＋不純物領域、２６・・・熱酸化膜、２７・・
・Ｎ′＋不純物領域、２８・・・エピタキシャル層、２
９・・・Ｐ型ベース領域、３０・・・Ｎ型エミッタ領域
、３１・・・Ｐ−不純物領域。 出、願人代理人 弁理士 鈴江武彦 （Ａ） （Ｂ） （Ｃ） （Ｄ） 第１図 （Ａ） ＣＢ） 第２図
Claims (2)
- （１）第１導電型の半導体基板上に耐酸化性膜を形成す
る工程と、 前記耐酸化性膜上にレジストを塗布し、エッチング用の
マスクを形成する工程と、 前記マスクを用いて前記耐酸化性膜を等方性エッチング
で選択的に除去する工程と、 前記マスクを用いて前記半導体基板内に第１導電型の不
純物を導入し、前記基板表面に基板よりも高濃度の第１
導電型の半導体領域を形成する工程と、 前記耐酸化性膜をマスクとして前記半導体基板を酸化し
、前記半導体基板上に酸化膜を形成する工程と、 前記酸化膜をマスクとして前記半導体基板内に第２導電
型の不純物を導入し、前記第１導電型の半導体領域と離
間した第２導電型の半導体領域を形成する工程と、 前記半導体基板上に第１導電型のエピタキシャル層を成
長させる工程とを具備することを特徴とする半導体装置
の製造方法。 - （２）前記第２導電型の不純物としてヒ素を使用し、前
記エピタキシャル層の成長工程を９５０℃以下の低温で
行なうことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017529A JPS63185061A (ja) | 1987-01-28 | 1987-01-28 | 半導体装置の製造方法 |
| EP87311416A EP0276571A3 (en) | 1987-01-28 | 1987-12-23 | Method of manufacturing a semiconductive device comprising a buried region |
| KR1019870015371A KR920000228B1 (ko) | 1987-01-28 | 1987-12-30 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017529A JPS63185061A (ja) | 1987-01-28 | 1987-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63185061A true JPS63185061A (ja) | 1988-07-30 |
Family
ID=11946450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62017529A Pending JPS63185061A (ja) | 1987-01-28 | 1987-01-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0276571A3 (ja) |
| JP (1) | JPS63185061A (ja) |
| KR (1) | KR920000228B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69033940T2 (de) * | 1989-12-22 | 2002-10-17 | Samsung Semiconductor Inc | Verfahren zur Herstellung vergrabener Zonen für integrierte Schaltungen |
| EP0525256A1 (en) * | 1991-07-25 | 1993-02-03 | Motorola, Inc. | Method of fabricating isolated device regions |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106047A (en) * | 1980-12-23 | 1982-07-01 | Sony Corp | Manufacture of semiconductor integrated circuit device |
| JPS59181636A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置 |
| JPS6058637A (ja) * | 1983-09-12 | 1985-04-04 | Nec Corp | 半導体装置の製造方法 |
| JPS60124964A (ja) * | 1983-12-12 | 1985-07-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60154523A (ja) * | 1984-01-24 | 1985-08-14 | Nec Corp | エピタキシヤル層の形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4381956A (en) * | 1981-04-06 | 1983-05-03 | Motorola, Inc. | Self-aligned buried channel fabrication process |
| US4504330A (en) * | 1983-10-19 | 1985-03-12 | International Business Machines Corporation | Optimum reduced pressure epitaxial growth process to prevent autodoping |
| JPS60127739A (ja) * | 1983-12-15 | 1985-07-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4583282A (en) * | 1984-09-14 | 1986-04-22 | Motorola, Inc. | Process for self-aligned buried layer, field guard, and isolation |
-
1987
- 1987-01-28 JP JP62017529A patent/JPS63185061A/ja active Pending
- 1987-12-23 EP EP87311416A patent/EP0276571A3/en not_active Withdrawn
- 1987-12-30 KR KR1019870015371A patent/KR920000228B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106047A (en) * | 1980-12-23 | 1982-07-01 | Sony Corp | Manufacture of semiconductor integrated circuit device |
| JPS59181636A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置 |
| JPS6058637A (ja) * | 1983-09-12 | 1985-04-04 | Nec Corp | 半導体装置の製造方法 |
| JPS60124964A (ja) * | 1983-12-12 | 1985-07-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60154523A (ja) * | 1984-01-24 | 1985-08-14 | Nec Corp | エピタキシヤル層の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0276571A2 (en) | 1988-08-03 |
| KR920000228B1 (ko) | 1992-01-10 |
| EP0276571A3 (en) | 1989-08-02 |
| KR880009445A (ko) | 1988-09-15 |
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