JPS59181636A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59181636A JPS59181636A JP5584983A JP5584983A JPS59181636A JP S59181636 A JPS59181636 A JP S59181636A JP 5584983 A JP5584983 A JP 5584983A JP 5584983 A JP5584983 A JP 5584983A JP S59181636 A JPS59181636 A JP S59181636A
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- JP
- Japan
- Prior art keywords
- layer
- buried layer
- buried
- substrate
- epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置、詳しくはハイボーラトッンジスク
の埋没層をシリーｌトイトで形成しまた半導体装置に関
する。
の埋没層をシリーｌトイトで形成しまた半導体装置に関
する。
（２）技術の背景
半導体集積回路においてばずべてのＱ１°１４イを同一
表面に取り出すが、表面から遠くなるコレクタなとは抵
抗か大となる。かかる抵抗を１・りるために形成される
埋没層は第１図の断面図に示され、同図において、１は
Ｐ型シリコン承坂、２はＮ’型型埋一層３はＮ型エピタ
キシャル層、４は−、−ス領域、５はエミッタ領域、６
はコレクタ領域２、Ｅはエミッタ電極、Ｂはベース電極
、Ｃばコレクタ電極をそれぞれ示す。
表面に取り出すが、表面から遠くなるコレクタなとは抵
抗か大となる。かかる抵抗を１・りるために形成される
埋没層は第１図の断面図に示され、同図において、１は
Ｐ型シリコン承坂、２はＮ’型型埋一層３はＮ型エピタ
キシャル層、４は−、−ス領域、５はエミッタ領域、６
はコレクタ領域２、Ｅはエミッタ電極、Ｂはベース電極
、Ｃばコレクタ電極をそれぞれ示す。
（３）従来技術と問題点
コレクタ抵抗を下げるために埋没層３の抵抗が更に減少
されることが要求されているか、上記した埋没層はドー
パントの濃度をいかに高くし７て４〕その抵抗を小にす
るについて限度かある。
されることが要求されているか、上記した埋没層はドー
パントの濃度をいかに高くし７て４〕その抵抗を小にす
るについて限度かある。
他方、以後の工程において基板に加えられる〜
熱処理によって埋没層３が再拡散し、Ｎ″層かエピタキ
シャル層に１μｍ〜２μｍ程度はい十がるごとが経験さ
れている。そのために、従来においてはエピタキシャル
１世を２μｍ〜３μｍの厚さに形成する必要があり、そ
のことは半導体集積回路の高密度化のために拡散層を浅
く形成しよ・）とする傾向に合致しない。
シャル層に１μｍ〜２μｍ程度はい十がるごとが経験さ
れている。そのために、従来においてはエピタキシャル
１世を２μｍ〜３μｍの厚さに形成する必要があり、そ
のことは半導体集積回路の高密度化のために拡散層を浅
く形成しよ・）とする傾向に合致しない。
（４）発明の目的
本発明は上記従来の問題に漏め、抵抗か小で、再拡散し
てはい上がることのない埋没層をもった半導体装置を提
供することを目的とする。
てはい上がることのない埋没層をもった半導体装置を提
供することを目的とする。
（５）発明の構成
そＵ７てこのＬ１的は本発明によれＧ１１、≧１４導体
ｉ古扱にシリサイトにて埋没層を設け、該埋没）雨上の
エピタキシャル層に素子が形成されたごとを１＃ ’ｔ
％とする半導体装置を提供することによって達成される
。
ｉ古扱にシリサイトにて埋没層を設け、該埋没）雨上の
エピタキシャル層に素子が形成されたごとを１＃ ’ｔ
％とする半導体装置を提供することによって達成される
。
（ら）発明のブどｈ旬ｊ列
辺下本発明天施例を図面によって詳述する。
不発ｉＪＪ者は、半導体装置の埋没層を上記の如＜ １
Ｉ４Ｊ融点金属（ｉｌｉ・Ｉ火金属、ｒｅｆａｃｔｏｒ
ｙ ｍｅｔａｌ ）のシリサイトで形成することを考え
た。かかる埋没層を形成する工程を先ず第２図を参照し
て説明する。
Ｉ４Ｊ融点金属（ｉｌｉ・Ｉ火金属、ｒｅｆａｃｔｏｒ
ｙ ｍｅｔａｌ ）のシリサイトで形成することを考え
た。かかる埋没層を形成する工程を先ず第２図を参照し
て説明する。
第２図（δ）に示される如く、１）型シリニｌン基様１
１、Ｊ二ｌこ一、ｉ：、Ｉｉ ｆＭ、点金属ＩＩＩ！す
なわちクロム（Ｃｒ） ＪＩｅ１２を５００人〜１００
０人の厚さに、蒸着またはスパッターで形成し、次い゛
（同図Ｔｂｌに示される如く素子）１２成領域に対応し
７て金属膜ｊ２をパターニンクずろ。
１、Ｊ二ｌこ一、ｉ：、Ｉｉ ｆＭ、点金属ＩＩＩ！す
なわちクロム（Ｃｒ） ＪＩｅ１２を５００人〜１００
０人の厚さに、蒸着またはスパッターで形成し、次い゛
（同図Ｔｂｌに示される如く素子）１２成領域に対応し
７て金属膜ｊ２をパターニンクずろ。
次いで、１０００℃の熱処理を施すと、ンＩＪザイｔ’
１ｍ１３か形成される。シリサイドｊ−１３はその厚さ
の半分か基板Ｊ１上に突出する。
１ｍ１３か形成される。シリサイドｊ−１３はその厚さ
の半分か基板Ｊ１上に突出する。
次いで、同図ｆｃ） ’こ不される如く、分子ヒームエ
ピクキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅ
ｐｉｔａｘｉａｌｇｒｏｗｔｈ）または９００ ’ｃて
固相エピタキシ−１−）し族１丸（ｓｏｌｉｄ ｐｈａ
ｓｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）を打つごと
によってエピタキシャル層１４を１μｍの厚さに成長す
る。その結果第２図（ｄ）に示される如くシリザイド層
１３ｔ＝；Ｊ：埋没層１３ａとなって基板内に埋没し、
その上方のエピタキシャル層は埋没層の形状にりｊ応し
て表面が盛り上がる。図にこの盛上かりは誇張して示し
Ｙあるか、実１緊にはこの盛」二かりは数白人程度のｉ
ｌ’？Ｊさであるので、以下の素子の形成上枠になんら
支１（落はない。なお！Ｉ’＋１？記のユビタ→−ソツ
・ル成長において、基イ浸１１の情報は止しくエピタキ
シャル１ｉに伝えられ、基板の結晶力位か（１００）で
あれはエピタキシャル層のそれも（ｉｏｎ）となった。
ピクキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅ
ｐｉｔａｘｉａｌｇｒｏｗｔｈ）または９００ ’ｃて
固相エピタキシ−１−）し族１丸（ｓｏｌｉｄ ｐｈａ
ｓｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）を打つごと
によってエピタキシャル層１４を１μｍの厚さに成長す
る。その結果第２図（ｄ）に示される如くシリザイド層
１３ｔ＝；Ｊ：埋没層１３ａとなって基板内に埋没し、
その上方のエピタキシャル層は埋没層の形状にりｊ応し
て表面が盛り上がる。図にこの盛上かりは誇張して示し
Ｙあるか、実１緊にはこの盛」二かりは数白人程度のｉ
ｌ’？Ｊさであるので、以下の素子の形成上枠になんら
支１（落はない。なお！Ｉ’＋１？記のユビタ→−ソツ
・ル成長において、基イ浸１１の情報は止しくエピタキ
シャル１ｉに伝えられ、基板の結晶力位か（１００）で
あれはエピタキシャル層のそれも（ｉｏｎ）となった。
また、前記したエピタキシャル成長において結晶欠陥か
図に矢印で示す方向に発生することがあるか、結晶欠陥
か発生したとしてもそれは素子形成領域外の１：石嬬度
のトーーパンｊ・か打ち込まれるアイソレーション領域
であるので、形成さ、）′する素子の特性になんら影響
しない。
図に矢印で示す方向に発生することがあるか、結晶欠陥
か発生したとしてもそれは素子形成領域外の１：石嬬度
のトーーパンｊ・か打ち込まれるアイソレーション領域
であるので、形成さ、）′する素子の特性になんら影響
しない。
以後６ｊ、バイポーラトランジスタ形成の通常の」ニイ
ｉｄによっ′（、ヘースイ偵域１５、エミッタ句′ＪＪ
戊１６、コレクク領域１７Ｊンよびヘース電極Ｂ、エミ
ッタ電極ｌ弧コレクタ７ｈ極Ｃを形成すると、拡大した
第２図（ｅｌに示す構造がｉ４られる。
ｉｄによっ′（、ヘースイ偵域１５、エミッタ句′ＪＪ
戊１６、コレクク領域１７Ｊンよびヘース電極Ｂ、エミ
ッタ電極ｌ弧コレクタ７ｈ極Ｃを形成すると、拡大した
第２図（ｅｌに示す構造がｉ４られる。
」二記したトランジスタにおいζ、埋没層１３ａの抵抗
はきわめて小になり、また埋没層１３ａのはい」二かり
は（Ｊとんとｔ忍められながった。
はきわめて小になり、また埋没層１３ａのはい」二かり
は（Ｊとんとｔ忍められながった。
本発明の他の実施例は第３図に示され、この実施例に１
−ンい−（，１）型シリニＪン凸抱２１上に仝而にり１
コノ・膜を藤イｉ’Ａ：たはスパッター（形成し、それ
をパクーニンクするごとなく １０００”Ｃのメ央処理
をなしてシリサイト１！＜１を形成し、次いでエピタキ
シャル成長を１ういエピタキシートル層２３を形成ずく
）と、基板Ｇこは全曲にわたゲζシリサイドの埋没ル１
２２が形成される。
−ンい−（，１）型シリニＪン凸抱２１上に仝而にり１
コノ・膜を藤イｉ’Ａ：たはスパッター（形成し、それ
をパクーニンクするごとなく １０００”Ｃのメ央処理
をなしてシリサイト１！＜１を形成し、次いでエピタキ
シャル成長を１ういエピタキシートル層２３を形成ずく
）と、基板Ｇこは全曲にわたゲζシリサイドの埋没ル１
２２が形成される。
次いで聞２カ寸生」ニノヂングによってＬＪ ｊｆｌｊ
２４を形成し、表面酸化に、１ニゲｃＵ溝表面に１１
θ化１１臭２，５全形成し、Ｕ ｔｊを多結晶シリコン
で埋め込むと、Ｌノ溝アイソレーションが形成される。
２４を形成し、表面酸化に、１ニゲｃＵ溝表面に１１
θ化１１臭２，５全形成し、Ｕ ｔｊを多結晶シリコン
で埋め込むと、Ｌノ溝アイソレーションが形成される。
以上の例においては、クロムを用いてシリサイトを作っ
たか、それ以外にも、シリコンの格子ｊと数とミスマツ
チすることのないシリサイ１−を作りうるその他の金属
例えはコハルｈ （Ｇｏ）なとも使用可能である。
たか、それ以外にも、シリコンの格子ｊと数とミスマツ
チすることのないシリサイ１−を作りうるその他の金属
例えはコハルｈ （Ｇｏ）なとも使用可能である。
また、シリサイトと基板シリコンとの間の電気的特性は
、基板、エピタキシャル層の１・−パントのａ度によっ
て左右されるが、上記の実施例。１〕おい′ては、前記
電気的特性がオーミンクであってもンヨノトギイ型であ
ってもよいことが６了１″Ｆｅされた。
、基板、エピタキシャル層の１・−パントのａ度によっ
て左右されるが、上記の実施例。１〕おい′ては、前記
電気的特性がオーミンクであってもンヨノトギイ型であ
ってもよいことが６了１″Ｆｅされた。
（７）発明の効果
以上詳細に説明した如く、本発明によれは、抵抗がきわ
めて小になり、はい上がり拡１ｉ＆することのない埋没
層をもった半導体装置が（に供され、半専体築積回路の
微わＩ＋化に効果大である。
めて小になり、はい上がり拡１ｉ＆することのない埋没
層をもった半導体装置が（に供され、半専体築積回路の
微わＩ＋化に効果大である。
第１１図は従来技ｉ１ｊによる埋没１ｔ＝の１４眉ｈ１
図 第？図は本発明の実施例を製造するＣ程におけ、′
、−４’専体゛２置要ｊ１１；の断面図、第３図は本発
明の伯のノご施例の１１ノ１而図ご１（クイ、。 月、２１−１）型シリコン基板、１２ 全屈ｊ１テ、
１３− ノリザイ［・、１３ａ、２２−埋没ｊ響、１４
．２３ ｆｌ： ｒ二°タキシャル層、２４ １Ｊ溝
、２５−酸化膜、２６−多結晶ンリコン 第１図 １９５− 第３図
図 第？図は本発明の実施例を製造するＣ程におけ、′
、−４’専体゛２置要ｊ１１；の断面図、第３図は本発
明の伯のノご施例の１１ノ１而図ご１（クイ、。 月、２１−１）型シリコン基板、１２ 全屈ｊ１テ、
１３− ノリザイ［・、１３ａ、２２−埋没ｊ響、１４
．２３ ｆｌ： ｒ二°タキシャル層、２４ １Ｊ溝
、２５−酸化膜、２６−多結晶ンリコン 第１図 １９５− 第３図
Claims (1)
- 半Ｗ 体基扱にシリサイドにて埋没）舅を設け、該埋没
）γｉ上のエピタキシャル層に素子が形成されたごとを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5584983A JPS59181636A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5584983A JPS59181636A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181636A true JPS59181636A (ja) | 1984-10-16 |
Family
ID=13010479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5584983A Pending JPS59181636A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181636A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987002510A1 (en) * | 1985-10-19 | 1987-04-23 | Plessey Overseas Limited | Subcollector for bipolar transistors |
| JPS63185061A (ja) * | 1987-01-28 | 1988-07-30 | Toshiba Corp | 半導体装置の製造方法 |
| US4819037A (en) * | 1986-06-05 | 1989-04-04 | Nippon Soken, Inc. | Semiconductor device |
| US4987471A (en) * | 1988-03-30 | 1991-01-22 | At&T Bell Laboratories | High-speed dielectrically isolated devices utilizing buried silicide regions |
| DE102004050740A1 (de) * | 2004-10-19 | 2006-04-20 | Atmel Germany Gmbh | Halbleitergegenstand und Verfahren zur Herstellung |
-
1983
- 1983-03-31 JP JP5584983A patent/JPS59181636A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987002510A1 (en) * | 1985-10-19 | 1987-04-23 | Plessey Overseas Limited | Subcollector for bipolar transistors |
| US4819037A (en) * | 1986-06-05 | 1989-04-04 | Nippon Soken, Inc. | Semiconductor device |
| JPS63185061A (ja) * | 1987-01-28 | 1988-07-30 | Toshiba Corp | 半導体装置の製造方法 |
| US4987471A (en) * | 1988-03-30 | 1991-01-22 | At&T Bell Laboratories | High-speed dielectrically isolated devices utilizing buried silicide regions |
| DE102004050740A1 (de) * | 2004-10-19 | 2006-04-20 | Atmel Germany Gmbh | Halbleitergegenstand und Verfahren zur Herstellung |
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