JPH06196635A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06196635A JPH06196635A JP34631292A JP34631292A JPH06196635A JP H06196635 A JPH06196635 A JP H06196635A JP 34631292 A JP34631292 A JP 34631292A JP 34631292 A JP34631292 A JP 34631292A JP H06196635 A JPH06196635 A JP H06196635A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＳＯＩ構造の半導体装置に関する
もので、その単結晶Ｓｉ層の厚さが同一のために、同一
基板の上に例えばバイポーラデバイスとＭＯＳデバイス
とを形成できないといった問題を解消することを目的と
する。言うまでもなく、バイポーラデバイスはＳｉ層が
厚い方がよく、ＭＯＳデバイスは薄い方がよい。 【構成】 本発明は前記目的達成のため、ＳＯＩ構造の
半導体装置製造プロセス（ＳＩＭＯＸプロセス）におい
て、酸素イオン注入時に基板表面にイオン注入素子能力
のあるパターン膜８を形成し（浅く打ち込みたい部分、
つまり単結晶Ｓｉ層４を薄くしたい部分を覆う）、その
後、酸素イオン注入を行ない、厚さの異なる単結晶Ｓｉ
層４を形成するようにしたものである。その後、従来同
様、損傷Ｓｉ層３を回復させ、単結晶Ｓｉ層４を厚膜化
５して、パターニングすれば厚さの異なる単結晶Ｓｉ層
６，７ができる。
もので、その単結晶Ｓｉ層の厚さが同一のために、同一
基板の上に例えばバイポーラデバイスとＭＯＳデバイス
とを形成できないといった問題を解消することを目的と
する。言うまでもなく、バイポーラデバイスはＳｉ層が
厚い方がよく、ＭＯＳデバイスは薄い方がよい。 【構成】 本発明は前記目的達成のため、ＳＯＩ構造の
半導体装置製造プロセス（ＳＩＭＯＸプロセス）におい
て、酸素イオン注入時に基板表面にイオン注入素子能力
のあるパターン膜８を形成し（浅く打ち込みたい部分、
つまり単結晶Ｓｉ層４を薄くしたい部分を覆う）、その
後、酸素イオン注入を行ない、厚さの異なる単結晶Ｓｉ
層４を形成するようにしたものである。その後、従来同
様、損傷Ｓｉ層３を回復させ、単結晶Ｓｉ層４を厚膜化
５して、パターニングすれば厚さの異なる単結晶Ｓｉ層
６，７ができる。
Description
【０００１】
【産業上の利用分野】この発明は、酸素イオン注入によ
る埋め込み絶縁層を使ったＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその
製造方法に関するものである。
る埋め込み絶縁層を使ったＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】従来、この種の半導体装置に関しては、
例えば電子通信学会編「ＬＳＩハンドブック」（１９８
４）オーム社ｐ．３８９−３９０など多くの文献に開示
されており、その代表的なＳＯＩプロセス（ＳＩＭＯＸ
（ｓｅｐａｒａｔｉｏｎ ｂｙｉｍｐｌａｎｔｅｄ ｏ
ｘｙｇｅｎ）プロセス）を図２に示し、以下に概略説明
する。
例えば電子通信学会編「ＬＳＩハンドブック」（１９８
４）オーム社ｐ．３８９−３９０など多くの文献に開示
されており、その代表的なＳＯＩプロセス（ＳＩＭＯＸ
（ｓｅｐａｒａｔｉｏｎ ｂｙｉｍｐｌａｎｔｅｄ ｏ
ｘｙｇｅｎ）プロセス）を図２に示し、以下に概略説明
する。
【０００３】まず、図２（ａ）に示すように、Ｓｉ（シ
リコン）半導体基板（以下単に基板と記す）１に酸素イ
オンを高濃度（１×１０17ｃｍ-2以上）、高エネルギー
（１５０ｋｅＶ）でイオン注入すると、埋め込みＳｉＯ
2 （酸化シリコン）層２、損傷Ｓｉ層（酸素イオン注入
が高濃度のため結晶欠陥ができる層）３、その上にＳｉ
単結晶層４が形成される。次いで、図２（ｂ）のよう
に、高温のアニールにより、表面Ｓｉ単結晶層４をシー
ドとして固相エピタキシーを行ない、損傷Ｓｉ層３の結
晶性を回復させて再結晶Ｓｉ層４ａとする。
リコン）半導体基板（以下単に基板と記す）１に酸素イ
オンを高濃度（１×１０17ｃｍ-2以上）、高エネルギー
（１５０ｋｅＶ）でイオン注入すると、埋め込みＳｉＯ
2 （酸化シリコン）層２、損傷Ｓｉ層（酸素イオン注入
が高濃度のため結晶欠陥ができる層）３、その上にＳｉ
単結晶層４が形成される。次いで、図２（ｂ）のよう
に、高温のアニールにより、表面Ｓｉ単結晶層４をシー
ドとして固相エピタキシーを行ない、損傷Ｓｉ層３の結
晶性を回復させて再結晶Ｓｉ層４ａとする。
【０００４】次ぎに、図２（ｃ）のように、気相エピタ
キシャルＳｉ膜５を堆積することにより、単結晶層を厚
膜化する（４ａ＋５）。
キシャルＳｉ膜５を堆積することにより、単結晶層を厚
膜化する（４ａ＋５）。
【０００５】次いで、図２（ｄ）のように、公知のホト
リソ（ホトリソグラフィ）、エッチング技術にて、前記
単結晶Ｓｉ層４ａ，５をパターニングすると、埋め込み
ＳｉＯ2 層２上に分離した単結晶層６が形成される。そ
の後、図示は割愛するが、その単結晶層６に素子を形成
する。
リソ（ホトリソグラフィ）、エッチング技術にて、前記
単結晶Ｓｉ層４ａ，５をパターニングすると、埋め込み
ＳｉＯ2 層２上に分離した単結晶層６が形成される。そ
の後、図示は割愛するが、その単結晶層６に素子を形成
する。
【０００６】以上の工程では、Ｓｉ単結晶層４の膜厚が
薄いためにエピタキシャルＳｉ膜５の堆積を行なってい
るが、さらに酸素の注入エネルギーを高くすれば、表面
単結晶Ｓｉ膜４、埋め込み酸化膜２の厚膜化が可能であ
る。
薄いためにエピタキシャルＳｉ膜５の堆積を行なってい
るが、さらに酸素の注入エネルギーを高くすれば、表面
単結晶Ｓｉ膜４、埋め込み酸化膜２の厚膜化が可能であ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、同一半
導体基板上にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）デバイスとバイポーラデバイス
とを形成するような場合、同一厚さの単結晶Ｓｉ層では
形成できないという問題点がある。
導体基板上にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）デバイスとバイポーラデバイス
とを形成するような場合、同一厚さの単結晶Ｓｉ層では
形成できないという問題点がある。
【０００８】即ち、近来、高性能の半導体装置を実現す
るために、前述のように同一半導体基板上にＭＯＳデバ
イスとバイポーラデバイスとを形成することがあるが、
バイポーラデバイスでは半導体基板の深さ方向に接合を
形成する構造とするため、ＭＯＳデバイスに比べ厚い単
結晶Ｓｉ層が必要となり、一方、ＭＯＳデバイスを形成
するには拡散層容量を減らすために、単結晶Ｓｉ層は薄
い方が望ましい。従って、従来のＳＯＩ構造のように単
結晶Ｓｉ層の厚さが同一であると、前記両デバイスを同
一基板上に形成できないのである。
るために、前述のように同一半導体基板上にＭＯＳデバ
イスとバイポーラデバイスとを形成することがあるが、
バイポーラデバイスでは半導体基板の深さ方向に接合を
形成する構造とするため、ＭＯＳデバイスに比べ厚い単
結晶Ｓｉ層が必要となり、一方、ＭＯＳデバイスを形成
するには拡散層容量を減らすために、単結晶Ｓｉ層は薄
い方が望ましい。従って、従来のＳＯＩ構造のように単
結晶Ｓｉ層の厚さが同一であると、前記両デバイスを同
一基板上に形成できないのである。
【０００９】この発明は、以上述べた問題点を解消する
ために、ＳＩＭＯＸプロセスにおいて、埋め込みＳｉＯ
2 層上に厚さの異なる単結晶Ｓｉ層を形成し、同一基板
上にバイポーラデバイスとＭＯＳデバイスを形成できる
ようにすることを目的とするものである。
ために、ＳＩＭＯＸプロセスにおいて、埋め込みＳｉＯ
2 層上に厚さの異なる単結晶Ｓｉ層を形成し、同一基板
上にバイポーラデバイスとＭＯＳデバイスを形成できる
ようにすることを目的とするものである。
【００１０】
【課題を解決するための手段】この発明は前記目的達成
のために、ＳＩＭＯＸプロセスにおいて、酸素イオン注
入時に基板表面にＳｉＯ2 またはＳｉ3 Ｎ4 膜パターニ
ング形成しておき、それをマスクにして、酸素イオン注
入により異なる厚さの単結晶Ｓｉ層を得るようにしたも
のである。
のために、ＳＩＭＯＸプロセスにおいて、酸素イオン注
入時に基板表面にＳｉＯ2 またはＳｉ3 Ｎ4 膜パターニ
ング形成しておき、それをマスクにして、酸素イオン注
入により異なる厚さの単結晶Ｓｉ層を得るようにしたも
のである。
【００１１】
【作用】この発明は前述したように、ＳＩＭＯＸプロセ
スで酸素イオン注入時に、パターンにより異なる厚さの
単結晶Ｓｉ層を形成するようにしたので、ＳＯＩ構造の
同一基板上にバイポーラデバイスとＭＯＳデバイスとを
形成できる。
スで酸素イオン注入時に、パターンにより異なる厚さの
単結晶Ｓｉ層を形成するようにしたので、ＳＯＩ構造の
同一基板上にバイポーラデバイスとＭＯＳデバイスとを
形成できる。
【００１２】
【実施例】本発明の実施例を図１に示し、以下に説明す
る。
る。
【００１３】まず、図１（ａ）に示すように、Ｓｉ基板
１上に、インプラ（インプランテーション：イオン注
入）に対して阻止能力のある膜、即ち、Ｓｉ基板１へ酸
素イオン注入した場合、その深さを浅くすることができ
る膜、例えば、製造プロセス上、形成や除去が容易なＳ
ｉＯ2 、Ｓｉ3 Ｎ4 などの膜８を形成して公知のホトリ
ソ、エッチング技術でパターニングする。このパターニ
ングは、後述の単結晶Ｓｉ層４を薄くしたい部分を覆う
ように形成する。
１上に、インプラ（インプランテーション：イオン注
入）に対して阻止能力のある膜、即ち、Ｓｉ基板１へ酸
素イオン注入した場合、その深さを浅くすることができ
る膜、例えば、製造プロセス上、形成や除去が容易なＳ
ｉＯ2 、Ｓｉ3 Ｎ4 などの膜８を形成して公知のホトリ
ソ、エッチング技術でパターニングする。このパターニ
ングは、後述の単結晶Ｓｉ層４を薄くしたい部分を覆う
ように形成する。
【００１４】続いて、酸素イオン注入を高エネルギー
（１５０ｋｅＶ以上）、高濃度（１×１０17ｃｍ-2以
上）にて注入する。そうすると、前記パターン膜８で覆
われている部分は、酸素イオンが浅く打ち込まれ、パタ
ーン膜８のない部分は深く打ち込まれるので、図に示す
ように絶縁層としての埋め込みＳｉＯ2 層２、損傷Ｓｉ
層３は前記パターン膜８のない部分ではパターン膜８の
ある部分より深くなり、その上の単結晶Ｓｉ層４は、パ
ターン膜８のない部分では該膜８のある部分より厚く形
成される。
（１５０ｋｅＶ以上）、高濃度（１×１０17ｃｍ-2以
上）にて注入する。そうすると、前記パターン膜８で覆
われている部分は、酸素イオンが浅く打ち込まれ、パタ
ーン膜８のない部分は深く打ち込まれるので、図に示す
ように絶縁層としての埋め込みＳｉＯ2 層２、損傷Ｓｉ
層３は前記パターン膜８のない部分ではパターン膜８の
ある部分より深くなり、その上の単結晶Ｓｉ層４は、パ
ターン膜８のない部分では該膜８のある部分より厚く形
成される。
【００１５】次いで、図１（ｂ）のように、前記パター
ン膜８を除去し、１１００℃程度の高温アニールによ
り、従来同様、表面Ｓｉ単結晶層４をシードとして固相
エピタキシーを行ない、損傷Ｓｉ層３の結晶性を回復さ
せて再結晶Ｓｉ層４ａとする。
ン膜８を除去し、１１００℃程度の高温アニールによ
り、従来同様、表面Ｓｉ単結晶層４をシードとして固相
エピタキシーを行ない、損傷Ｓｉ層３の結晶性を回復さ
せて再結晶Ｓｉ層４ａとする。
【００１６】次ぎに、図１（ｃ）のように、これも従来
同様、気相エピタキシャルＳｉ膜５を堆積させて単結晶
Ｓｉ層を厚膜化する。
同様、気相エピタキシャルＳｉ膜５を堆積させて単結晶
Ｓｉ層を厚膜化する。
【００１７】次ぎに、図１（ｄ）のように、公知のホト
リソ、エッチング技術により前記単結晶Ｓｉ層４ａ，５
をパターニングすると、埋め込み単結晶ＳｉＯ2 層２上
の第１領域と第２領域とに厚さの異なる分離した単結晶
Ｓｉ層６および７（図では７の方が厚い）が形成され
る。
リソ、エッチング技術により前記単結晶Ｓｉ層４ａ，５
をパターニングすると、埋め込み単結晶ＳｉＯ2 層２上
の第１領域と第２領域とに厚さの異なる分離した単結晶
Ｓｉ層６および７（図では７の方が厚い）が形成され
る。
【００１８】その後、図示しないが、従来同様、前記単
結晶Ｓｉ層６および７に素子を形成する。例えば、厚い
単結晶Ｓｉ層７にはバイポーラデバイス、薄い層６には
ＭＯＳデバイスを形成する。
結晶Ｓｉ層６および７に素子を形成する。例えば、厚い
単結晶Ｓｉ層７にはバイポーラデバイス、薄い層６には
ＭＯＳデバイスを形成する。
【００１９】
【発明の効果】以上説明したように、この発明では、埋
め込みＳｉＯ2 上に厚さの異なる単結晶Ｓｉ層を形成す
るようにしたので、次のような効果が期待できる。
め込みＳｉＯ2 上に厚さの異なる単結晶Ｓｉ層を形成す
るようにしたので、次のような効果が期待できる。
【００２０】（１）バイポーラデバイスは厚い単結晶Ｓ
ｉ層に形成するようにできるので、コレクター抵抗の低
減化がはかれ、かつ構造設計の自由度が増す。一方、Ｍ
ＯＳデバイスは薄い単結晶Ｓｉ層に形成するようにでき
るので、容量を低減できるので、高性能ＭＯＳデバイス
が可能となる。
ｉ層に形成するようにできるので、コレクター抵抗の低
減化がはかれ、かつ構造設計の自由度が増す。一方、Ｍ
ＯＳデバイスは薄い単結晶Ｓｉ層に形成するようにでき
るので、容量を低減できるので、高性能ＭＯＳデバイス
が可能となる。
【００２１】（２）単結晶Ｓｉ層の厚さが異なるため、
ウェル形成時に、異なる不純物濃度のウェル形成が可能
となる。したがって、しきい値電圧の異なるトランジス
タを同時につくることができる。
ウェル形成時に、異なる不純物濃度のウェル形成が可能
となる。したがって、しきい値電圧の異なるトランジス
タを同時につくることができる。
【００２２】まとめて言えば、ＳＯＩ構造の同一基板上
にバイポーラデバイス、ＭＯＳデバイスといった異なる
特質の素子を形成することができる。
にバイポーラデバイス、ＭＯＳデバイスといった異なる
特質の素子を形成することができる。
【図１】本発明の実施例
【図２】従来例
１ Ｓｉ基板 ２ 埋め込みＳｉＯ2 層 ３ 損傷Ｓｉ層 ４ 単結晶Ｓｉ層 ４ａ 再結晶Ｓｉ層 ５ エピタキシャルＳｉ ６，７ 分離した単結晶Ｓｉ層 ８ 酸素インプラ阻止層
Claims (2)
- 【請求項１】 シリコン半導体である基体と、この基体
上に形成された絶縁層と、この絶縁層上に形成された単
結晶シリコン層とを有する半導体装置において、 前記単結晶シリコン層は、前記絶縁層の第１領域上と前
記絶縁層の第２領域上とで異なる厚さとしたことを特徴
とする半導体装置。 - 【請求項２】 半導体基板上に、イオン注入に対して阻
止能力のある膜を形成して所定のパターニングを行なう
工程と、前記パターンをマスクにして、酸素をイオン注
入し、厚さの異なる単結晶シリコン層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34631292A JPH06196635A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34631292A JPH06196635A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196635A true JPH06196635A (ja) | 1994-07-15 |
Family
ID=18382554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34631292A Pending JPH06196635A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0658930A2 (en) * | 1993-06-24 | 1995-06-21 | Texas Instruments Incorporated | Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate |
| KR100366923B1 (ko) * | 2001-02-19 | 2003-01-06 | 삼성전자 주식회사 | 에스오아이 기판 및 이의 제조방법 |
-
1992
- 1992-12-25 JP JP34631292A patent/JPH06196635A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0658930A2 (en) * | 1993-06-24 | 1995-06-21 | Texas Instruments Incorporated | Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate |
| EP0658930A3 (en) * | 1993-06-24 | 1997-10-01 | Texas Instruments Inc | Method for varying the thickness of the surface of a silicon layer for an SOI type substrate. |
| KR100366923B1 (ko) * | 2001-02-19 | 2003-01-06 | 삼성전자 주식회사 | 에스오아이 기판 및 이의 제조방법 |
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