JPS62570B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の利用分野 本発明は、シリコン基板表面上に沈積した非晶
質シリコンを単結晶化させ、極性、比抵抗等の電
気的性質が急岐に異る多層型シリコン層を作製す
る方法に関するものである。基板と電気的性質が
急岐に異る薄い層を基板内及び表面に形成する事
は半導体素子製作の根幹の問題であり、本発明は
全ての半導体素子製作に広範囲に利用できる。

(2) 従来技術 半導体基板と、電気的性質の異る薄層を基板内
に形成する場合は不純物拡散法及びイオン打込み
法が、基板表面上に形成する場合はCVD法（che
mical vapor deposition法）、真空蒸着法、イオ
ン・ブレーテイング法、スパツタリング法及びエ
ピタキシヤル成長法が用いられてきた。

不純物拡散法及びエピタキシヤル成長法等にお
いてはアニール温度が1000℃以上と高く、その
為、不純物の拡散が生じ急岐に不純物濃度の異る
薄層は形成し難い。イオン打込みにおいては900
℃以下のアニール温度の場合、不純物分布は平担
ではなくガウス分布をなしており、また900℃以
上のアニール温度の場合、不純物が拡散しその分
布は平担になるものの急岐ではなくなる。更に薄
層の厚さは打込みエネルギーに制限され任意には
選べない。

CVD法、真空蒸着法、スパツタリング法及び
イオン・ブレーテイング法においては急岐に電気
的性質が異り任意の厚さを有する薄層を形成する
事が可能であるが、アニール後にこれらの薄層が
単結晶とはならず多結晶化する事が最も大きな欠
点である。

(3) 発明の目的 本発明は、極性、比抵抗等の電気的性質が急岐
に異り任意の厚さを有する単結晶シリコン薄層が
深さ方向に多数個並んだ多層型シリコン層を形成
する事及びそれらの多層型シリコン層が多結晶シ
リコンに囲まれた構造を形成する事を目的として
いる。

(4) 発明の総括説明 我々はイオン打込み等の手段を用いてシリコン
基板内から表面までを非晶質化したシリコン基板
にCVD法、真空蒸着法等の手段を用いて非晶質
シリコンを沈積した試料を650℃以上の温度でア
ニールした所、非晶質シリコン層が単結晶化して
いる事をみい出した。

以上の事実に基づいた本発明の原理は第１図に
示す如く３つの工程により成立する。

(1) シリコン基板１内にイオン打込みあるいはイ
オン照射等を行い基板内から表面層までを非晶
質化して非晶質層２を形成する。イオン打込み
法を用いてSi基板を非晶質化する場合、Si、ネ
オン、アルゴン等の如き電気的に不活性なイオ
ンを打込んでも良くあるいは、りん（Ｐ）、ボ
ロン(B)、ひそ（As）等の如き電気的に活性な
イオンを打込んでも良い。

後者のイオンを用いた場合、打込み層はアニ
ール後には基板と極性あるいは比抵抗の異る層
として利用できる。

(2) Si基板表面上にCVD法、真空蒸着法、スパ
ツタリング法、イオン・ブレーテイング法等の
手段を用いて非晶質薄膜Si３を沈積する。この
場合、ドーピング種となる不純物を同時に沈積
させておく。

(3) 650℃以上の温度でアニールする。

以上の３工程を更に詳しく説明する。

工程(1)は単結晶の内部に単結晶層と非晶質層と
の界面を作り出す事を目的としている。この際、
非晶質層２が基板１内部から基板１表面にまで連
続的に達している事が必要である。工程(1)にイオ
ン打込み法を用いる場合、上記の条件を満足させ
るにはある条件が必要である。

すなわちSi基板に非晶質層を形成するに必要な
打込み量（臨界打込み量）は打込み不純物イオン
及び打込みエネルギーにより異るがその条件は電
子線回折、光反射法等を用いた実験及び計算より
求められ第２図及び第３図に示してある。第２図
は各種不純物イオンの質量数を横軸に取り、それ
らのイオンを50keVでSiに打込んだ時Si基板内に
非晶質層が形成されるに必要な臨界打込み量を縦
軸に示したものである。従つて工程(1)においては
第２図に示される実線より多い打込み量が必要で
ある。第３図は質量数が31のりんイオンを例にと
り非晶質層が基板表面にまで形成される臨界打込
み量の打込みエネルギー依存性を求めたものであ
り、工程(1)においてはこの臨界打込み量以上の打
込み量が必要とされる。

工程(2)は工程(1)が終了した基板表面上に各種の
手段を用いて不純物をドーピングしつつ非晶質薄
膜Si３を沈積する工程である。各種の手段とは
CVD法、真空蒸着法、スパツタリング法、イオ
ン・ブレーテイング法等でありこれらの手段を通
常の如く用いれば良く何ら制限すべき条件はな
い。

工程(2)は連続的に多数回行う事が可能であり、
各沈積ごとにドーピングする不純物種、不純物濃
度を変えておけば工程(3)のアニール終了後には極
性、比抵抗等性質の異る多層型Siが作製される。

工程(3)はアニールを行う事により工程(1)で基板
内に形成した非晶質層及び工程(2)で基板表面に形
成した非晶質薄膜Siをエピタキシヤル回復させ単
結晶化させ層２′，３′を形成する事が目的であ
る。

アニール温度はエピタキシヤル回復が生じる
650℃以上であれば特に制限はない。しかしアニ
ール温度が900℃を越えると不純物の拡散が生じ
不純物分布がぼやけ急岐に電気的性質の異る多層
型シリコン層は形成されない。

従つて不純物分布を急岐に保つ事が要求され
る。素子の製造においては、アニール温度を650
℃〜900℃の間に限定する事が必要である。

CVD法等の手段で形成した非晶質Siが、この
様な方法で単結晶化する事は以下の実施例におい
て示される通りであるが、この事は非晶質層の単
結晶化には単結晶層と非晶質層との界面の連続性
が重要な役割りを果す事を示すものである。すな
わち汚染等の全くない理想的な非晶質層と単結晶
層との界面を基板内に新しく作り出し、かつその
非晶質層が表面まで連続につながつている事が本
発明の要点である。

(5) 実施例 以下、本発明を実施例を参照して詳細に説明す
る。

実施例の工程図を第４図に示す。Ｐ型10Ω・cm
の（100）の面方位を用する２枚のシリコン基板
４１に2000ÅのSiO₂膜４２を熱酸化法で形成し
た。SiO₂膜にホトエツチ工程を用い約10μｍ×
10μｍの穴をあけたのち、各々の基板に50keVで
加速したりんイオン（P⁺）あるいはシリコンイオ
ン（Si⁺）を３×10¹⁵cm^-2打込んだ。

SiO₂膜でおおわれていないSi基板の部分には、
P⁺打込みの場合、非晶質層４３が、Si⁺打込みの
場合非晶質層４３′が、基板４１表面から600Åの
深さまで形成された。

基板上のSiO₂膜を弗酸を用いて除去したのち
これらの基板にCVD法を用いて非晶質シシリコ
ンを沈積した。CVDは基板を430℃に保持しアル
ゴンで希釈した１％のSiH₄を0.5／min、１％
のB₂H₆を0.5／minの速度で混合して流した。
またキヤリヤガスとしてはArを10／minで流し
反応時間は３分とした。上記のCVD法によりSi
基板上には600Åの非晶質シリコン４４が形成さ
れた。

非晶質シリコン４４が形成されたのちSiH₄ア
ルゴンはそのままに保ちB₂H₆のガスを止め直に
PH₃のガスに切り換えた。PH₃は１％の濃度を0.5
／minの速度で流し反応時間は３分とした。上
記のCVDにより非晶質シリコン層４５が300Å形
成された。

上記の試料を乾燥窒素中650℃で30分間アニー
ルして全工程を終了した。全工程終了後にははイ
オン打込みされた領域４３あるいは４３′上に沈
積していた非晶質シリコン４４及び４５は各々３
×10²⁰cm^-3の不純物濃度を有するｐ型単結晶４７
及び２×10²⁰cm^-3の不純物濃度を有するｎ型単結
晶４８に成長していた。一方、イオン打込みされ
なかつた領域上に沈積していた非晶質シリコンは
多結晶４９に成長していた。

すなわち基板内部から表面までを非晶質化した
Si基板の領域上に沈積した非晶質シリコンのみが
単結晶化していた。

又、Si⁺打込みを行つた例では形成された非晶
質層４３′はアニール後にはもとのｐ型単結晶に
もどり、P⁺打込みにより形成された非晶質層４
３は不純物濃度が５×10²⁰cm^-3を有するｎ型単結
晶になつていた。

第５図ａに全工程が終了したのちの断面Ａの、
第５図ｂに全工程が終了したのちの断面Ｂの不純
物濃度分布を示す。すなわち断面Ａにおいては極
性、不純物濃度の異る単結晶層４８，４７，４６
が、また断面Ｂにおいては単結晶層４８，４７が
形成された。

本発明は電気的性質の異る薄層は基板内部ある
いは素面に多層型に一度の熱処理において作り出
す事のできるものであり、更には実施例からも明
かな如く平面内に局在的に非晶質層を形成したの
ちに非晶質シリコン層を沈積しアニールする事に
より平面内に多結晶Siに囲まれた単結晶層の領域
を形成する事もできる。多結晶Siは単結晶Siに比
して抵抗値が極めて高く又、不純物の拡散、エツ
チング及び酸化の速度も速い等の性質を有してい
る。

従つて本発明及び多結晶Siの性質を有効に利用
する事により、多結晶Si、酸化膜あるいは空気で
素子間を分離する事更には多結晶Siあるいは酸化
膜で素子の表面及び測面を保護する事（ハツシベ
イシヨン）は容易であり、本発明の適用範囲を更
に広げる事が可能である。

次に、本発明及び多結晶層の抵抗値の高い事を
利用して素子間分離を行つた例を第６図及び第７
図に示す。ここでは例としてバイポーラ・トラン
ジスタを取り上げたが本方法がMOSトランジス
タにも適用できる事は自明である。

第６図Ａ及び第７図Ａは本発明を利用して一平
面内に作製した多結晶で囲まれた単結晶を示すも
のである。その作製法は第４図で説明した通りで
ある。

すなわち、ほう素をドープしたＰ型の比抵抗が
100Ω・cmを有する（100）面のSi基板６１及び７
１上に酸化膜を形成しホトエツチング工程を用い
約10μｍ大きさの穴をあけたのちイオン打込み法
を用いてシリコン基板を選択的に非晶質化したの
ち酸化膜を除去し、CVD法を用いりん（Ｐ）を
ドープしつつ非晶質Siを沈積したのちアニールし
た工程までを示すものである。

CVD法による非晶質シリコン形成の際、添加
する、りんの濃度は２×10¹⁶cm^-3とし非晶質シリ
コン層の厚さは２μｍとした。650℃で30分間ア
ニールしたのちには非晶質シリコンは単結晶シリ
コン６３あるいは７３及び多結晶シリコン６２あ
るいは７２に成長していた。また、単結晶シリコ
ンの比抵抗は１Ω−cm、多結晶シリコンの比抵抗
は4000Ω・cmであつた。

CVD及びアニールに先立ちシリコン基板表面
を選択的に非晶質化する為のイオン打込みの工程
において第６図Ａの場合にはSiイオンを第７図Ａ
の場合にはＰイオンを各々50keVで３×10¹⁵cm^-2
打込んだ。アニール後にはSiイオン打込み層は基
板と同じ性質を有する単結晶層にもどるがＰイオ
ン打込み層はn⁺層となる。実施例においてn⁺層
７１０は活性化されたＰを２×10²⁰cm^-3を含み層
抵抗は35Ω／ｏの値を示した。

ところで、この様なn⁺層はエミツタ・コレク
ター間の抵抗を減少させる為、必要なものであ
る。本発明においては新しい工程を付加する事な
くn⁺層が形成しうる事も１つの利点である。

以上の工程終了後には１Ω−cmの比抵抗を有す
るｎ型単結晶６３，７３及びn⁺層７１０は
各々、4000Ω・cmの抵抗を有する多結晶シリコン
６２あるいは７２に囲まれ他の領域とは電気的に
絶縁されている。第６図Ｂ及び第７図Ｂは６３，
７３上に通常のプロセスを用いてバイポーラ・ト
ランジスタを形成した完成図を示すものである。
６５，７５はｐ型のベース、６６，７６はｎ型の
エミツタ、６４，７４はｎ型のコレクタである。
又６７，７７はエミツタ・ベース・コレクタに選
択的に不純物をドープする為に用いた熱酸化膜、
６８，７８は電極である。尚、本実施例において
はCVD法による非晶質Si層を形成する際に同時
にりんを２×10¹⁶cm^-3ドープしておいた為、６２
及び７２は不純物がドープされ比抵抗が4000Ω・
cmの値を示す多結晶シリコンとなつている。

６２及び７２を不純物がドープされていない多
結晶層とし電気的絶縁性を更に向上させる事も当
然可能である。この場合には、CVDの際に不純
物をドープせず非晶質Siを形成しておき、しかる
のち６２，７２の領域を酸化膜等のマスクを用い
て単結晶部６３，７３のみに選択的に不純物拡散
を行なえば良い。

また、多結晶Siの化学エツチ速度の早い事を利
用して単結晶層６３，７３を絶縁物分離する事も
可能である。この場合第６図Ａあるいは第７図Ａ
の工程終了後、多結晶Si６２あるいは７２のみを
選択的にエツチングする事が可能であり、単結晶
６３，７３は空気により他の素子とは分離される
事になる。

本発明及び多結晶Siの酸化速度が単結晶Siに比
して早い事を利用して選択酸化型の素子、すなわ
ちLOCOS（LOCal Oxidation of Silicon）構造
の素子間分離を行つた例を第８図に示す。

第８図Ａは本発明を利用してｐ型のシリコン基
板８１上に選択的に単結晶Si８３、多結晶８２を
構成した所まであり、第６図Ａと同じ工程であ
る。ここで８３はｎ型１Ω−cmの比抵抗をもつ単
結晶であり、８３及び８２は4000Ω−cmの比抵抗
を有し厚さは１μｍの多結晶シリコンである。

第８図Ｂは前記工程の終了した試料を酸化した
工程までである。この場合、多結晶Siと単結晶Si
の酸化速度が異り多結晶Siにおいて約1.4倍と早
い為、多結晶Si部が選択的に酸化される。今回の
実施例においては常圧水蒸気中で900℃、1750分
の酸化を行い１μの厚さを有する多結晶Si層８２
の全てを酸化し2.5μｍの酸化膜とした。この場
合、単結晶Si層８３上には1.8μｍの酸化膜が形
成されその下の領域には厚さが0.3μｍの単結晶
Si層８５が残つた。

第８図Ｃは前記工程の終了した試料の単結晶Si
８５上の酸化膜を通常の方法で除去した工程まで
である。第８図Ｃまでの工程において、酸化膜８
６により他とは電気的に絶縁された単結晶Si層８
５が形成された。今回の実施例において、最大
2.2μｍの厚さを有する酸化膜を除去する必要が
ありその除去は緩衝HFエツチ液；10c.c.HF（58
％）、100c.c.NH₄F溶液（１ポンドNH₄F／680c.c.
H₂O）を用いて40分間エツチした。

第８図Ｄは酸化膜８６により絶縁された単結晶
Si上にバイポーラ・トランジスタを通常のプロセ
スにより形成した工程までである。８７，８８，
８９は各々、コレクタ、ベース、エミツタであり
８１０はそれらを形成する際に不純物を選択的に
拡散するに用いた酸化膜であり８１１は電極であ
る。

ところで本実施例では多結晶Siと単結晶Siの酸
化速度の違いを利用して素子間分離を行つた。一
般に単結晶Si及び多結晶Siではりん（Ｐ）濃度が
高くなると酸化速度が早くなる事及び多結晶Si中
のＰの拡散係数は単結晶中のそれと比して約10倍
と大きい事は良く知られている。これらの事実を
本発明と組み合わせて素子間の分離をより効果な
らしめる事は可能である。

例えば第８図Ａの工程終了後、単結晶Si８３上
にSiO₂あるいはSi₃N₄等を形成しそれをマスクと
して単結晶８３とは異る極性をもつ不純物を拡散
する。例えば1100℃で120分間ほう素を熱拡散し
た場合、多結晶内には２μｍのP⁺層が形成され
る。従つてｎ型単結晶層８３とｐ型多結晶層８２
とはPN接合を形成しその為ｎ型単結晶層８３は
他の素子と絶縁する事ができる。

また一方、第８図Ａの工程終了後、単結晶Si８
３上にSiO₂あるいはSi₃N₄等を形成しそれをマス
クとしてＰを多結晶Si８２のみに拡散したのち試
料を酸化しLOCOS構造を能率良く形成する方
法、あるいは第８図Ａの工程終了後試料全面にＰ
を拡散したのち試料を酸化及びエツチングし
LOCOS構造を形成する方法等本発明を応用する
事により多くの素子分離の方法も可能である。

第６図および第７図においては多結晶Siの抵抗
値が高い事を利用して素子間分離を行い、また第
８図においては多結晶Siが単結晶Siに比して酸化
速度が早い事あるいは不純物の拡散係数が大きい
事を利用してLOCOS構造の素子間分離をしたの
ちバイポーラ・トランジスタあるいはMOSトラ
ンジスタを形成したが、これらの技術を応用し、
素子の周辺が多結晶Siあるいは酸化膜で保護され
た、いわゆるパツシベイテイツド・メサ型の素子
を形成する事は極めて容易である。

本発明を用いたパツシベイテイツド・メサ型素
子の製作をダイオードを例に用いて第９図に説明
する。

第９図Ａは通常のフレーナ型のダイオードであ
り、ｐ型10Ω・cmの比抵抗を有する単結晶Si９１
内にボロンを熱拡散し深さ１μｍ、表面濃度10²⁰
cm^-3のｎ型層９２を形成したものである。プレー
ナ型ダイオードの場合、耐圧はｎ型層９２とｐ型
層９１の形状で制限され50V程度と低く、また接
合側壁部に大きな容量をもつ事が欠点である。

第９図Ｂは第９図Ａのダイオードをメサ型にエ
ツチし側面を酸化膜９３で保護したものである。
この場合、耐圧はｎ型層９２とｐ型層９１の濃度
でのみ制限され、その値僧は300Vと改善されか
つ容量も減少する。しかしメサ型ダイオードの場
合はプレーナ構造に比してメサ・エツチ、酸化膜
形成、ホト・エツチと工程数の増す事が欠点であ
る。第９図Ｃは本発明を用いたパツシベイテイツ
ド・メサ構造のダイオードであり、工程は第８図
に示したンLOCOS構造と同じである。すなわち
ｐ型10Ω・cmの比抵抗を有する単結晶Si９１上に
本発明を用いりんを10²⁰cm^-3含む単結晶層と多結
晶層を１μｍの厚さで形成した。そののち常圧水
蒸着気中900℃、1800分間の酸化を行い、多結晶
層の全て及び多結晶下の単結晶0.1μｍを2.8μｍ
の酸化膜とし又多結晶と並列する１μｍ厚の単結
晶の0.75μｍを2.0μｍの酸化膜とした。そのの
ち2.0μｍの酸化膜を除去して全工程を終了し
た。９４は0.25μｍのｎ型単結晶層又９５は0.8
μｍの酸化膜である。本実施例のダイオードは耐
圧300Vまた容量もメサ型ダイオードと同等であ
る事が確認された。

すなわち本発明を用いる事によりメサ型ダイオ
ードより工程数が少く同等の性能を有するダイオ
ードの製作が可能となつた。

【図面の簡単な説明】

第１図は本発明の原理的手順を示す工程図、第
２図はシリコン基板を非晶質化するに必要な打込
み量と打込み種の質量数との関係を示す図、第３
図は質量数が16の場合にシリコン基板を非晶質化
するに必要な打込み量と打込みエネルギーの関係
を示す図、第４図は本発明を用いた実施例の手順
を示す工程図、第５図ａ，ｂは各々、第４図中の
断面Ａ，Ｂにおける不純物分布を示す図、第６
図、第７図、第８図は本発明の実施例を示す図、
第９図は本発明の効果を説明するための図であ
る。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板表面の所望部分にイオンを打込ん
   で上記所望部分を非晶質化する工程と、少なくと
   も上記所望部分上に非晶質半導体膜を形成する工
   程と、加熱して上記所望部分およびその上に形成
   された上記非晶質半導体膜を単結晶化する工程を
   含むことを特微とする半導体装置の製造方法。