RU867224C - Способ изготовлени ВЧ транзисторных структур - Google Patents

Способ изготовлени ВЧ транзисторных структур

Info

Publication number
RU867224C
RU867224C SU802933160A SU2933160A RU867224C RU 867224 C RU867224 C RU 867224C SU 802933160 A SU802933160 A SU 802933160A SU 2933160 A SU2933160 A SU 2933160A RU 867224 C RU867224 C RU 867224C
Authority
RU
Russia
Prior art keywords
emitter
window
impurity layer
transistor structures
base
Prior art date
Application number
SU802933160A
Other languages
English (en)
Inventor
В.Н. Глущенко
Original Assignee
Предприятие П/Я Х-5446
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Х-5446 filed Critical Предприятие П/Я Х-5446
Priority to SU802933160A priority Critical patent/RU867224C/ru
Application granted granted Critical
Publication of RU867224C publication Critical patent/RU867224C/ru

Links

Landscapes

  • Bipolar Transistors (AREA)

Abstract

СПОСОБ ИЗГОТОВЛЕНИЯ ВЧ ТРАНЗИСТОРНЫХ СТРУКТУР, включающий получение базового примесного сло  противоположного подложке типа проводимости и его термическую разгонку, формирование маскирующего диэлектрического покрыти  с последующим вскрытием эмиттерного окна и формирование активной базовой и эмиттерной областей через одно и то же окно, о т л и ч а ю щ и и с   тем, что, с целью улучшени  усилительных свойств транзисторных структур, после вскрыти  змиттерного окна Провод т вытравливание примесного сло , а маскирующее диэлектрическое покрытие формируют после получени  базового примесного сло , термическую разгонку которого ведут после вытравливани .

Description

Изобретение относитс  к микроэлектронике , в частности к технологии изготовлени  полупроводниковых приборов и может быть использовано в производстве мощных ВЧ транзисторов и больших интегральных схем на бипол рных транзисторах.
Целью изобретени   вл етс  улучшение усилительных свойств транзисторных структур.
На фиг. 1 изображена высоколегированна  полупроводникова  подложка 1 с высокоомным зпитаксиальным слоем 2, маскирующее диэлектрическое покрытие 3 со вскрытым окном 4, через которое сформирован базовый примесный слой 5 противоположного подложке типа проводимости; на фиг. 2 - полупроводникова  подложка 1 с маскирующим диэлектрическим покрытием 6, вскрытым змиттерным окном 7. вытравленной областью 8 и разогнанным термически базовым примесным слоем 9; на фиг. 3 - подложка 1 со сформированными
сл
активной базовой 10 и эмиттерной 11 облас ст ми, покрытых маскирующим диэлектрическим покрытием 12,- на фиг. 4 транзисторна  структура со вскрытыми контактными окнами и металлизацией 13 и 14 к змиттерной базовой област м.
00
Способ осуществл ют в следующем поо р дке. На кремниевую высоколегированную
XI подложку 1 п-типа проводимости с удельго ю ным сопротивлением/э 0,01 Ом-см осаждают эпитаксиальным наращиванием
4 высокоомный слой 2 того же типа проводимости с удельным сопротивлением 2 Ом -см и толщиной 11 мкм. Термическим окислением в комбинированной среде сухого и увлажненного вод ными парами кислорода провод т выращивание маскирующего диэлектрического покрыти  3 двуокиси кремни  толщиной 0.6 мкм при температуре 1150°С. Фотогравировкой в выращенном окисле кремни  3 вскрывают окно 4 и через него диффузией бора из борного ангидрида
ВаОз формируют базовый примесный слой 5 противоположного подложке типа проводимости . Предварительную диффузию (загонку ) бора производ т в вакууме при температуре в течение 30 мин до получени  поверхностного сопротивлени  70 Ом/о с глубиной залегани  диффузионного сло  0,35 мкм.
Далее при температуре 150°С, чтобы глубина залегани  диффузионного сло  не измен лись, в плазме ВЧ разр да разложением моносилана SIH4 в кислороде с аргоном на установке УВП-2 осуществл ют плазмохимическое осаждение маскирующего диэлектрического покрыти  в двуокиси кремни  толщиной 0,5 мкм. Фотогравировкой вскрывают змиттерное окно 7 и плазмохимическим способом в течение 5 мин во фреоновой плазме хладона 14 (тетрафторид CF) под давлением 44 Па, использу  маскирующие свойства фоторезиста , вытравливают примесный слой 8 на глубину, большую глубины его залегани  на 0,45 мкм. После сн ти  фоторезиста и отмывки пластин в перекисно-аммиачной смеси производ т термическую разгонку базового примесного сло  9 при температуре 1150°С вначале в сухом кислороде в течение 6 мин, а затем в нейтральной азотной среде до глубины 4 мкм. После стравливани  тонкого сло  двуокиси кремни  с змиттерного окна в травителе на основе фтористоводородной кислоты и воды последовательно , либо одновременно из общего источника, формируют активную базовую 10 и эмиттерную 11 области. Базовую область формируют диффузией бора из ВгОз с последующей его разгонкой в нейтральной азотной среде. Поскольку втора  стади  разгонки ведетс  в нейтральной среде и поверхностна  концентраци  (Ns) легирующей примеси бора в значительно меньшей степени подвержена обеднению по сравнению с разгонкой в окислительной среде, сохран етс  уровень поверхностного легировани  типового диффузионного транзистора NS 4 10 см с глубиной залегани  диффузионного ,5 мкм. Эмиттерную область 11 формируют диффузией фосфора из РОС1з при температуре 1000°С до N8 1 см через то же эмиттерное окно 7, что и активную базовую область 10. В результате диффузии фосфора в окислительной кислородной среде на поверхности окна образуетс  маскирующее диэлектрическое покрытие 12 из фосфорно-силикатного стекла. Далее вскрывают фотолитографией
контактные окна к эмиттерной 11 и базовой 9 област м, напыл ют алюминий толщиной 1,5 мкм и последующей фотогравировкой формируют их металлизацию 13 и 14.
По сравнению со структурой, полу,ченной известным способом-прототипом, транзисторна  структура, полученна  данным способом, имеет эффективную площадь эмиттера большую на величину боковой. диффузии контактного базового сло  в сторону эмиттера. При глубине залегани  диффузионного сло  4 мкм сужение площади эмиттера при использовании способа-прототипа определ етс  боковой диффузией 2,8 мкм по всему периметру эмиттера. В
предложенном же способе развитие боковой диффузии ограничено вытравленной областью 8 большей глубины залегани  базового примесного сло  5. Дл  мощных В Ч транзисторных структур и дл  больших
интегральных схем на бипол рных транзисторах размеры эмиттера уменьшают до нескольких микрон, причем, с использованием данного способа геометрические потери могут быть сведены к минимуму.
Лучшие усилительные свойства транзисторных структур, полученных описываемым способом, обеспечиваютс  большей эффективностью эмиттера, достигаемой за
счет увеличени  эффективной площади эмиттера над тонкой центральной частью активной базовой области. Данный способ особенно эффективен при создании транзисторных структур, работающих на высоких частотах и при больших плотност х эмиттерного тока в услови х возрастающего эффекта концентрации тока по периметру эмиттера,
/
/
/
п
/
п
Фаг. 2.
Фие.д
SU802933160A 1980-05-28 1980-05-28 Способ изготовлени ВЧ транзисторных структур RU867224C (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802933160A RU867224C (ru) 1980-05-28 1980-05-28 Способ изготовлени ВЧ транзисторных структур

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802933160A RU867224C (ru) 1980-05-28 1980-05-28 Способ изготовлени ВЧ транзисторных структур

Publications (1)

Publication Number Publication Date
RU867224C true RU867224C (ru) 1993-07-15

Family

ID=20899147

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802933160A RU867224C (ru) 1980-05-28 1980-05-28 Способ изготовлени ВЧ транзисторных структур

Country Status (1)

Country Link
RU (1) RU867224C (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент US № 3698077, кл. 29-578. опублик. 1968 г. Авторское свидетельство СССР Мг 705924, кл. Н 01 L 21/02. 1978. *

Similar Documents

Publication Publication Date Title
US5057450A (en) Method for fabricating silicon-on-insulator structures
US4044452A (en) Process for making field effect and bipolar transistors on the same semiconductor chip
JPS6250969B2 (ru)
GB2110876A (en) Formation of submicron features in semiconductor devices
JPS6347337B2 (ru)
JPS6072268A (ja) バイポ−ラ・トランジスタ構造の製造方法
JPS6145382B2 (ru)
US4590666A (en) Method for producing a bipolar transistor having a reduced base region
EP0076106B1 (en) Method for producing a bipolar transistor
JPH0251255B2 (ru)
US5354697A (en) Implantation method having improved material purity
JPH1012716A (ja) 半導体装置の製造方法
US4333774A (en) Method for producing walled emitter type bipolar transistors
JPS62570B2 (ru)
JPH01165172A (ja) 薄膜トランジスターの製造方法
US4579625A (en) Method of producing a complementary semiconductor device with a dielectric isolation structure
US4696095A (en) Process for isolation using self-aligned diffusion process
KR910000020B1 (ko) 반도체장치의 제조방법
RU867224C (ru) Способ изготовлени ВЧ транзисторных структур
US4546537A (en) Method for producing a semiconductor device utilizing V-groove etching and thermal oxidation
JPS6110996B2 (ru)
JPH02130852A (ja) 半導体装置
JPH0313745B2 (ru)
JPH0335528A (ja) 半導体装置の製造方法
JP3146490B2 (ja) 半導体装置の製造方法