JPH0595094A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0595094A JPH0595094A JP25348491A JP25348491A JPH0595094A JP H0595094 A JPH0595094 A JP H0595094A JP 25348491 A JP25348491 A JP 25348491A JP 25348491 A JP25348491 A JP 25348491A JP H0595094 A JPH0595094 A JP H0595094A
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Abstract
(57)【要約】 （修正有）
【目的】 結晶性に優れた半導体層を有するＳＯＩ構造
の半導体装置の製造方法を提供する。 【構成】 Ｓｉ基板３０に、この基板の表面から所定の
深さの範囲内に高濃度となるようにリン（Ｐ）イオンを
注入する。次に、アニ−ルを行なって、Ｓｉ基板中にｎ
+ 層３６を形成し、その下側にＳｉ基板３０の層を残存
させると共にｎ+ 層の上側にＳｉ結晶層３８形成する。
Ｓｉ結晶層３８上にＳｉ−Ｎ膜４０パタ−ンを形成した
後、Ｓｉ基板の残存層３４の表面までエッチングしてＳ
ｉ−Ｎ膜４０、Ｓｉ単結晶層３８およびｎ+ 層３６から
なる島状領域を形成する。然る後、酸化雰囲気中で熱酸
化処理を行なって、Ｓｉ単結晶３８とＳｉ基板の残存層
３４との間に酸化領域を形成する。
の半導体装置の製造方法を提供する。 【構成】 Ｓｉ基板３０に、この基板の表面から所定の
深さの範囲内に高濃度となるようにリン（Ｐ）イオンを
注入する。次に、アニ−ルを行なって、Ｓｉ基板中にｎ
+ 層３６を形成し、その下側にＳｉ基板３０の層を残存
させると共にｎ+ 層の上側にＳｉ結晶層３８形成する。
Ｓｉ結晶層３８上にＳｉ−Ｎ膜４０パタ−ンを形成した
後、Ｓｉ基板の残存層３４の表面までエッチングしてＳ
ｉ−Ｎ膜４０、Ｓｉ単結晶層３８およびｎ+ 層３６から
なる島状領域を形成する。然る後、酸化雰囲気中で熱酸
化処理を行なって、Ｓｉ単結晶３８とＳｉ基板の残存層
３４との間に酸化領域を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、特にＳ
ｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ（ＳＯＩ）構
造素子を含む装置の製造方法に関するものである。
ｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ（ＳＯＩ）構
造素子を含む装置の製造方法に関するものである。
【０００２】
【従来の技術】従来より、ＳＯＩ構造は、半導体素子形
成のための能動領域を半導体基板から絶縁することがで
きることが知られている。このため、配線の寄生規制容
量の低減が図れる等の理由から、ＳＩＯ構造を用いて半
導体層を構成した場合、半導体装置の動作速度の向上が
期待できる。また、このＳＩＯ構造を積み重ねることに
より、三次元構造の集積回路が得られるため、半導体装
置のより一層の高集積化が期待できる。
成のための能動領域を半導体基板から絶縁することがで
きることが知られている。このため、配線の寄生規制容
量の低減が図れる等の理由から、ＳＩＯ構造を用いて半
導体層を構成した場合、半導体装置の動作速度の向上が
期待できる。また、このＳＩＯ構造を積み重ねることに
より、三次元構造の集積回路が得られるため、半導体装
置のより一層の高集積化が期待できる。
【０００３】このようなＳＯＩ構造は、従来は、例えば
文献：『ＬＳＩハンドブック』電子通信学会編、オ−ム
社（昭和５９年１１月３０日）ｐ．３８８〜３９０に開
示されているように、堆積膜再結晶法、単結晶分離法、
エピタキシャル堆積法等のいずれかの方法を用いて製造
されていた。
文献：『ＬＳＩハンドブック』電子通信学会編、オ−ム
社（昭和５９年１１月３０日）ｐ．３８８〜３９０に開
示されているように、堆積膜再結晶法、単結晶分離法、
エピタキシャル堆積法等のいずれかの方法を用いて製造
されていた。
【０００４】例えば単結晶分離法の一種であるＳＩＭＯ
Ｘ（Ｓｅｐａｒａｔｉｏｎ ｂｙＩｍｐｌａｎｔｅｄ
Ｏｘｙｇｅｎ）を用いＳＯＩ構造を形成し、その後その
半導体装置部分にＭＯＳＦＥＴを製造する場合、以下の
ような方法がとられていた。図４の（Ａ）および（Ｂ）
は、その説明に供する工程図であり、素子断面を用いて
示した工程図である。
Ｘ（Ｓｅｐａｒａｔｉｏｎ ｂｙＩｍｐｌａｎｔｅｄ
Ｏｘｙｇｅｎ）を用いＳＯＩ構造を形成し、その後その
半導体装置部分にＭＯＳＦＥＴを製造する場合、以下の
ような方法がとられていた。図４の（Ａ）および（Ｂ）
は、その説明に供する工程図であり、素子断面を用いて
示した工程図である。
【０００５】まず、シリコン基板１１の全面に、加速電
圧３００ｋｅＶ、ド−ズ量（１０18（１０の１８乗）／
ｃｍ2 （ｃｍの２乗）程度の条件で、酸素イオン
（Ｏ+ ）を注入する。次に、この酸素イオン含有のシリ
コン基板１１を熱処理する。この熱処理において、シリ
コン基板１１の表面から所定の深さの位置に、先に注入
された酸素の作用により埋込ＳｉＯ2 層（即ち絶縁層）
１３が形成され、また、シリコン基板１１中の埋込Ｓｉ
Ｏ2 層１３の上側の部分１５（この部分を以下ＳＯＩ半
導体装置１５と称することもある。）の結晶性回復がな
されて図４の（Ａ）に示す構造体を得る。
圧３００ｋｅＶ、ド−ズ量（１０18（１０の１８乗）／
ｃｍ2 （ｃｍの２乗）程度の条件で、酸素イオン
（Ｏ+ ）を注入する。次に、この酸素イオン含有のシリ
コン基板１１を熱処理する。この熱処理において、シリ
コン基板１１の表面から所定の深さの位置に、先に注入
された酸素の作用により埋込ＳｉＯ2 層（即ち絶縁層）
１３が形成され、また、シリコン基板１１中の埋込Ｓｉ
Ｏ2 層１３の上側の部分１５（この部分を以下ＳＯＩ半
導体装置１５と称することもある。）の結晶性回復がな
されて図４の（Ａ）に示す構造体を得る。
【０００６】次に、このＳＯＩ半導体層に、通常のＭＯ
ＳＦＥＴ形成手順により、ゲ−ト酸化膜１７およびゲ−
ト電極１９を形成し、さらにこのＳＩＯ半導体層１５
の、ゲ−ト電極１９の両側部分にソ−ス・ドレイン領域
２１をそれぞれ形成して図４の（Ｂ）に示すＭＯＳＦＥ
Ｔの構造体を得る。
ＳＦＥＴ形成手順により、ゲ−ト酸化膜１７およびゲ−
ト電極１９を形成し、さらにこのＳＩＯ半導体層１５
の、ゲ−ト電極１９の両側部分にソ−ス・ドレイン領域
２１をそれぞれ形成して図４の（Ｂ）に示すＭＯＳＦＥ
Ｔの構造体を得る。
【０００７】ＳＯＩ構造を有するこのようなＭＯＳＦＥ
Ｔでは、ソ−ス・ドレインの接合容量がＳＯＩ構造を有
さない通常のＭＯＳＦＥＴより極端にい小さくなるの
で、動作速度の高速化が図れ、また、ＣＭＯＳを構成し
た場合は、ｎＭＯＳおよびｐＭＯＳが絶縁膜によってシ
リコン基板から分離されていることから、ラッチアップ
の問題等が生じないとういう利点が得られる。
Ｔでは、ソ−ス・ドレインの接合容量がＳＯＩ構造を有
さない通常のＭＯＳＦＥＴより極端にい小さくなるの
で、動作速度の高速化が図れ、また、ＣＭＯＳを構成し
た場合は、ｎＭＯＳおよびｐＭＯＳが絶縁膜によってシ
リコン基板から分離されていることから、ラッチアップ
の問題等が生じないとういう利点が得られる。
【０００８】
【発明が解決しようとする課題】しかしながら、ＳＩＭ
ＯＸ法によるＳＯＩ構造の製造方法では、シリコン基板
１１に酸素イオンを１０18／ｃｍ2 オ−ダという極めて
高いド−ズ量で注入して埋込ＳｉＯ2 層１３を形成する
ため、ＳＯＩ半導体層１５となる基板部分はイオン注入
の際に大きな損傷を受ける。このため、この部分の損傷
をその後の熱処理で完全に回復させることは不可能であ
った。ＳＯＩ半導体層１５は、これにＭＯＳＦＥＴを形
成する場合であればチャネルが形成される領域となるか
ら、この層の結晶欠陥はＭＯＳＦＥＴの駆動能力（すな
わち相互コンダクタンス：ｇm ）の低下、リ−ク電流の
増大を招くといった問題があった。
ＯＸ法によるＳＯＩ構造の製造方法では、シリコン基板
１１に酸素イオンを１０18／ｃｍ2 オ−ダという極めて
高いド−ズ量で注入して埋込ＳｉＯ2 層１３を形成する
ため、ＳＯＩ半導体層１５となる基板部分はイオン注入
の際に大きな損傷を受ける。このため、この部分の損傷
をその後の熱処理で完全に回復させることは不可能であ
った。ＳＯＩ半導体層１５は、これにＭＯＳＦＥＴを形
成する場合であればチャネルが形成される領域となるか
ら、この層の結晶欠陥はＭＯＳＦＥＴの駆動能力（すな
わち相互コンダクタンス：ｇm ）の低下、リ−ク電流の
増大を招くといった問題があった。
【０００９】また、ＳＩＭＯＸ法以外の方法として、上
記文献にも開示されているように、シリコン基板上に形
成した絶縁膜上にポリシリコン膜を堆積後、このポリシ
リコン膜をレ−ザで結晶化させＳＯＩ構造を得る、堆積
膜再結晶法もあるが、これにおいても堆積膜の再結晶化
を完全に行うことは不可能であった。
記文献にも開示されているように、シリコン基板上に形
成した絶縁膜上にポリシリコン膜を堆積後、このポリシ
リコン膜をレ−ザで結晶化させＳＯＩ構造を得る、堆積
膜再結晶法もあるが、これにおいても堆積膜の再結晶化
を完全に行うことは不可能であった。
【００１０】この発明はこのような点に鑑みなされたも
のであり、したがってこの発明の目的はＳＯＩ構造を有
する半導体装置の製造方法であって、半導体素子が作り
こまれる半導体層を結晶性良く形成できる方法を提供す
ることにある。
のであり、したがってこの発明の目的はＳＯＩ構造を有
する半導体装置の製造方法であって、半導体素子が作り
こまれる半導体層を結晶性良く形成できる方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、絶縁膜上に半導体層を備え該半
導体層に半導体素子が作りこまれている構成の半導体装
置を製造するにあたり、半導体下地の表面から所定深さ
の範囲にわたる領域にある部分に対して半導体層主面と
平行な方向へ酸化を進めて酸化領域を形成し、該酸化領
域により前記半導体下地から区分けされた半導体下地の
所定部分によって、前記半導体層を形成することを特徴
とする。
め、この発明によれば、絶縁膜上に半導体層を備え該半
導体層に半導体素子が作りこまれている構成の半導体装
置を製造するにあたり、半導体下地の表面から所定深さ
の範囲にわたる領域にある部分に対して半導体層主面と
平行な方向へ酸化を進めて酸化領域を形成し、該酸化領
域により前記半導体下地から区分けされた半導体下地の
所定部分によって、前記半導体層を形成することを特徴
とする。
【００１２】この発明の実施に当たり、好ましくは、前
述の酸化処理を行う前に、前述の半導体下地を、半導体
基板とし、その主面の所定部分の下方の該所定部分表面
から深さｄ１及びｄ２（ただし、ｄ１、ｄ２は、０＜ｄ
１＜ｄ２を満足する値である。）の範囲の部分の不純物
濃度を該範囲部分以外の部分より高くしておくのが好適
である。
述の酸化処理を行う前に、前述の半導体下地を、半導体
基板とし、その主面の所定部分の下方の該所定部分表面
から深さｄ１及びｄ２（ただし、ｄ１、ｄ２は、０＜ｄ
１＜ｄ２を満足する値である。）の範囲の部分の不純物
濃度を該範囲部分以外の部分より高くしておくのが好適
である。
【００１３】
【作用】このような構成によれば、ＳＯＩ構造における
半導体層は半導体基板の所定部分そのもので構成され
る。
半導体層は半導体基板の所定部分そのもので構成され
る。
【００１４】また、半導体下地を、半導体基板であって
その所定部分の下方の該所定部分表面から深さｄ１及び
深さｄ２の範囲の部分の不純物濃度が該範囲部分以外の
部分より高くされている半導体基板とする構成によれ
ば、半導体基板の所定部分の周囲から酸化を行うと、酸
化は不純物濃度が高い部分で優先的に進むことになり、
上述の半導体下地主面と平行な方向の酸化を優位に起こ
させ得る。
その所定部分の下方の該所定部分表面から深さｄ１及び
深さｄ２の範囲の部分の不純物濃度が該範囲部分以外の
部分より高くされている半導体基板とする構成によれ
ば、半導体基板の所定部分の周囲から酸化を行うと、酸
化は不純物濃度が高い部分で優先的に進むことになり、
上述の半導体下地主面と平行な方向の酸化を優位に起こ
させ得る。
【００１５】
【実施例】以下、図面を参照してこの発明の半導体装置
の製造方法について説明する。なお、説明に用いる各図
はこれら発明を理解できる程度に各構成成分の寸法、形
状、配置関係等を概略的に示してある。
の製造方法について説明する。なお、説明に用いる各図
はこれら発明を理解できる程度に各構成成分の寸法、形
状、配置関係等を概略的に示してある。
【００１６】図１、図２の（Ａ）〜（Ｃ）及び図３の
（Ａ）〜（Ｃ）はこの発明の実施例の製造方法の説明に
供する図である。ここで、図１は、この実施例の製造工
程を経た後に得られる半導体装置の構造の斜視図であ
り、図２の（Ａ）〜（Ｃ）の各図は、実施例の製造工程
中の主な段階で得られた構造体の要部の様子を断面によ
り示してある。
（Ａ）〜（Ｃ）はこの発明の実施例の製造方法の説明に
供する図である。ここで、図１は、この実施例の製造工
程を経た後に得られる半導体装置の構造の斜視図であ
り、図２の（Ａ）〜（Ｃ）の各図は、実施例の製造工程
中の主な段階で得られた構造体の要部の様子を断面によ
り示してある。
【００１７】はじめに、半導体下地としてシリコン（Ｓ
ｉ）基板３０を用意し、これに、例えばリン（Ｐ）イオ
ンを例えば加速エネルギ−５００ｋｅＶ、ド−ズ量１Ｘ
１０15（１０の１５乗）ｃｍ-2（ｃｍのマイナス２乗）
程度の条件で注入する。これによりシリコン基板３０に
リンイオン注入領域３２とシリコン（Ｓｉ）結晶の状態
で残存した領域（Ｓｉ結晶残存層と称する。）３４とが
形成され、図２の（Ａ）に示す構造体（試料）を得る。
ｉ）基板３０を用意し、これに、例えばリン（Ｐ）イオ
ンを例えば加速エネルギ−５００ｋｅＶ、ド−ズ量１Ｘ
１０15（１０の１５乗）ｃｍ-2（ｃｍのマイナス２乗）
程度の条件で注入する。これによりシリコン基板３０に
リンイオン注入領域３２とシリコン（Ｓｉ）結晶の状態
で残存した領域（Ｓｉ結晶残存層と称する。）３４とが
形成され、図２の（Ａ）に示す構造体（試料）を得る。
【００１８】次に、この試料に対し、例えば９００℃の
温度で所定時間熱処理を行なう。ここまでの工程が終了
すると、最初のＳｉ基板３０の表面から深さｄ１から深
さｄ２までの範囲の領域部分にｎ+ （ｎプラス）層３６
が形成されるとともに，このｎ+ 層３６の上側に結晶性
が回復されたＳｉ結晶層３８が形成されて図２の）
（Ｂ）に示す構造体を得る。この実施例ではｄ１を約
０．１μｍ、ｄ２を約１．１μｍとしている。もちろ
ん、ｄ１、ｄ２は設計に応じ変更できる。なお、この程
度のド−ズ量であればｎ+ プラス層３６の上側のＳｉ結
晶層３８であるＳｉ基板部分のイオン注入時の損傷は熱
処理により回復されているので、素子特性に影響するこ
とはない。さらにその後、このＳｉ結晶層３８上に、プ
ラズマＣＶＤ法等により絶縁膜として窒化シリコン（Ｓ
ｉ−Ｎ）膜４０を例えば０．１μｍ程度の膜厚で成膜
し、図２の（Ｃ）に示すような構造体を得る。
温度で所定時間熱処理を行なう。ここまでの工程が終了
すると、最初のＳｉ基板３０の表面から深さｄ１から深
さｄ２までの範囲の領域部分にｎ+ （ｎプラス）層３６
が形成されるとともに，このｎ+ 層３６の上側に結晶性
が回復されたＳｉ結晶層３８が形成されて図２の）
（Ｂ）に示す構造体を得る。この実施例ではｄ１を約
０．１μｍ、ｄ２を約１．１μｍとしている。もちろ
ん、ｄ１、ｄ２は設計に応じ変更できる。なお、この程
度のド−ズ量であればｎ+ プラス層３６の上側のＳｉ結
晶層３８であるＳｉ基板部分のイオン注入時の損傷は熱
処理により回復されているので、素子特性に影響するこ
とはない。さらにその後、このＳｉ結晶層３８上に、プ
ラズマＣＶＤ法等により絶縁膜として窒化シリコン（Ｓ
ｉ−Ｎ）膜４０を例えば０．１μｍ程度の膜厚で成膜
し、図２の（Ｃ）に示すような構造体を得る。
【００１９】次に、図２の（Ｃ）に示す構造体のＳｉ−
Ｎ膜４０の表面の所定領域に対して、例えばレジスト等
からなるエッチングマスクを公知の方法で形成し（図示
せず）、窒化シリコン膜４０、Ｓｉ結晶層３８、ｎ+ 層
２５を順次エッチングすることで島状領域４２を形成す
る。
Ｎ膜４０の表面の所定領域に対して、例えばレジスト等
からなるエッチングマスクを公知の方法で形成し（図示
せず）、窒化シリコン膜４０、Ｓｉ結晶層３８、ｎ+ 層
２５を順次エッチングすることで島状領域４２を形成す
る。
【００２０】次に、例えば９００℃から１０００℃程度
までの適当な温度で、酸素雰囲気中で酸化を行い、これ
により図３の（Ａ）に示す構造体中のシリコン（Ｓｉ）
を酸化する。ここで、酸化は窒化シリコン膜４０に覆わ
れている部分以外のシリコン表面から進行し、またｎ+
領域３６においてはその酸化速度は速い。例えば９００
℃の温度で１００分程度の酸化で、Ｓｉ結晶残存層３４
での酸化膜厚が４００Ａ°（オングストロ−ム）となる
のに対し、ｎ+領域３６の酸化膜厚は９００Ａ°（オン
グストロ−ム）にもなる。この酸化速度の差異により、
酸化シリコン（ＳｉＯ2 ）部分４４を上部シリコン（Ｓ
ｉ）部分４６を囲む形状で形成することができる。この
構造体を図３の（Ｂ）に示す。尚、この上部Ｓｉ部分４
６は、酸化処理によりＳｉ結晶層３８の酸化されないで
残存した部分である。また、図３の（Ｂ）の図中の破線
は酸化される前の、図３の（Ａ）の構造体の各領域の境
界を表している。このようにして得られた上部Ｓｉ部分
４６がＳＯＩ部分となるのである。
までの適当な温度で、酸素雰囲気中で酸化を行い、これ
により図３の（Ａ）に示す構造体中のシリコン（Ｓｉ）
を酸化する。ここで、酸化は窒化シリコン膜４０に覆わ
れている部分以外のシリコン表面から進行し、またｎ+
領域３６においてはその酸化速度は速い。例えば９００
℃の温度で１００分程度の酸化で、Ｓｉ結晶残存層３４
での酸化膜厚が４００Ａ°（オングストロ−ム）となる
のに対し、ｎ+領域３６の酸化膜厚は９００Ａ°（オン
グストロ−ム）にもなる。この酸化速度の差異により、
酸化シリコン（ＳｉＯ2 ）部分４４を上部シリコン（Ｓ
ｉ）部分４６を囲む形状で形成することができる。この
構造体を図３の（Ｂ）に示す。尚、この上部Ｓｉ部分４
６は、酸化処理によりＳｉ結晶層３８の酸化されないで
残存した部分である。また、図３の（Ｂ）の図中の破線
は酸化される前の、図３の（Ａ）の構造体の各領域の境
界を表している。このようにして得られた上部Ｓｉ部分
４６がＳＯＩ部分となるのである。
【００２１】その後、窒化シリコン膜４０を除去し、Ｓ
ＯＩ部分４６に対して公知の方法でゲ−ト絶縁膜５０、
ゲ−ト電極５２、ソ−ス・ドレイン領域５４を形成する
ことでＳＯＩ構造を有する電界効果トランジスタが得ら
れる。
ＯＩ部分４６に対して公知の方法でゲ−ト絶縁膜５０、
ゲ−ト電極５２、ソ−ス・ドレイン領域５４を形成する
ことでＳＯＩ構造を有する電界効果トランジスタが得ら
れる。
【００２２】ここで、図３の（Ｃ）における装置を斜め
上から眺めた概略図を図１に示す。配線については図示
していないが、公知の方法を用いることができることは
言うまでもない。
上から眺めた概略図を図１に示す。配線については図示
していないが、公知の方法を用いることができることは
言うまでもない。
【００２３】この発明は上述した実施例にのみ限定され
るものではなく、種々の変形または変更を行ない得る。
例えば、上述した実施例では、イオン注入を用いてｎ+
層を形成したが、このｎ+ 層は例えば次のように形成す
ることも可能である。まずシリコン基板表面から所定深
さに至る範囲例えばリン拡散等によりｎ+ 層を形成した
後、このシリコン基板上に公知のエピタキシャル結晶成
長技術により上部シリコン層を形成するのである。ま
た、製造上の諸条件も、設計に応じて他の条件に変更で
きる。
るものではなく、種々の変形または変更を行ない得る。
例えば、上述した実施例では、イオン注入を用いてｎ+
層を形成したが、このｎ+ 層は例えば次のように形成す
ることも可能である。まずシリコン基板表面から所定深
さに至る範囲例えばリン拡散等によりｎ+ 層を形成した
後、このシリコン基板上に公知のエピタキシャル結晶成
長技術により上部シリコン層を形成するのである。ま
た、製造上の諸条件も、設計に応じて他の条件に変更で
きる。
【００２４】
【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体装置の製造方法によれば、ＳＯＩ構造に
おける素子形成用半導体層は、半導体下地の当該素子形
成用半導体層としたい部分（所定部分）の下方部分を該
所定部分を残したまま横方向に酸化することで該半導体
下地から前記所定部分を区分けすることにより形成す
る。
の発明の半導体装置の製造方法によれば、ＳＯＩ構造に
おける素子形成用半導体層は、半導体下地の当該素子形
成用半導体層としたい部分（所定部分）の下方部分を該
所定部分を残したまま横方向に酸化することで該半導体
下地から前記所定部分を区分けすることにより形成す
る。
【００２５】このため、ＳＯＩ構造における絶縁膜を形
成するための高ド−ズ条件による酸素注入を行なう必要
がなくなるので、結晶性に優れる半導体層に半導体素子
が形成された半導体装置が得られる。従って、半導体素
子がＦＥＴである場合で考えると、駆動能力の低下、長
期信頼性の低下、リ−ク電流の増大が従来より小さい半
導体装置の提供が期待できる。
成するための高ド−ズ条件による酸素注入を行なう必要
がなくなるので、結晶性に優れる半導体層に半導体素子
が形成された半導体装置が得られる。従って、半導体素
子がＦＥＴである場合で考えると、駆動能力の低下、長
期信頼性の低下、リ−ク電流の増大が従来より小さい半
導体装置の提供が期待できる。
【図１】この発明による半導体装置の製法の説明に供す
る半導体装置の要部構造を示す斜視図である。
る半導体装置の要部構造を示す斜視図である。
【図２】（Ａ）〜（Ｃ）は、この発明の半導体装置の工
程の前半の説明に供する工程図である。
程の前半の説明に供する工程図である。
【図３】（Ａ）〜（Ｃ）は、この発明の半導体装置の工
程の、図２の（Ｃ）の後工程を示す工程図である。
程の、図２の（Ｃ）の後工程を示す工程図である。
【図４】（Ａ）および（Ｂ）は従来の工程図である。
３０：シリコン基板 ４６：ＳＯＩ部分 ３６：ｎ+ 層 ４０：窒化シリコン膜 ４４：酸化シリコン部分 ５０：ゲ−ト酸化膜 ５２：ゲ−ト電極 ５４：ソ−ス・ドレイン領域
Claims (2)
- 【請求項１】 絶縁膜上に半導体層を備え該半導体層に
半導体素子が作りこまれている構成の半導体装置を製造
するに当たり、 半導体下地の主面の所定部分の周囲の少なくとも一部か
ら、該所定部分の下方領域であって、所定の深さの範囲
にわたる部分を前記主面と平行方向に酸化を進行させる
ことにより酸化領域を形成し、該酸化領域によって前記
半導体下地から区分けされた当該所定部分により前記半
導体層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記酸化を行う前に、前記半導体下地の主面の所定の部
分の下方の、該所定部分表面から深さｄ１および深さｄ
２（ただし、ｄ１、ｄ２は、０＜ｄ１＜ｄ２を満足する
値である。）の範囲の部分の不純物濃度を該範囲部分以
外の部分より高くしておくことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25348491A JPH0595094A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25348491A JPH0595094A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595094A true JPH0595094A (ja) | 1993-04-16 |
Family
ID=17252026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25348491A Withdrawn JPH0595094A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595094A (ja) |
-
1991
- 1991-10-01 JP JP25348491A patent/JPH0595094A/ja not_active Withdrawn
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Legal Events
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