JPS62219562A - 埋込絶縁層型のｓｏｉ素子 - Google Patents
埋込絶縁層型のｓｏｉ素子Info
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- JPS62219562A JPS62219562A JP6146586A JP6146586A JPS62219562A JP S62219562 A JPS62219562 A JP S62219562A JP 6146586 A JP6146586 A JP 6146586A JP 6146586 A JP6146586 A JP 6146586A JP S62219562 A JPS62219562 A JP S62219562A
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Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
Ｓ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）構造の素子において、デバイス形成用シリコン半
導体層の直下の埋込絶縁層を、イオン注入によって形成
したシリコン酸化層（ＳｉＯ２，）と、他の絶縁層とか
らなる多層構造として、５１０２層を形成する酸素イオ
ン（０）の注入量を減らし、イオン注入装置のホットフ
ィラメントを酸化しに（くする。
ｏｒ）構造の素子において、デバイス形成用シリコン半
導体層の直下の埋込絶縁層を、イオン注入によって形成
したシリコン酸化層（ＳｉＯ２，）と、他の絶縁層とか
らなる多層構造として、５１０２層を形成する酸素イオ
ン（０）の注入量を減らし、イオン注入装置のホットフ
ィラメントを酸化しに（くする。
本発明は、イオン注入によって埋込絶縁層を形成するＳ
ＯＩ素子に関し、該絶縁層を多層構造にしてＳｉＯ２単
層構造の場合の欠点を除去しようとするものである。
ＯＩ素子に関し、該絶縁層を多層構造にしてＳｉＯ２単
層構造の場合の欠点を除去しようとするものである。
ＳＯ■素子を製造する際に、半導体基板中に０＋イオン
を深く注入して埋込Ｓｉｏ２層を形成する技術がある。
を深く注入して埋込Ｓｉｏ２層を形成する技術がある。
使用されるイオン打込装置は一般に第７・図（ａ＞のよ
うに、イオンソースからの各種イオンから所望とする０
＋イオンをアナライザ・マグネットで選択し、それを加
速、偏向してターゲット部内のウェハに照射する。イオ
ンソースは同図（ｂ）のように構成され、タングステン
（Ｗ）又はＬａＢ６などのフィラメントをソースガス中
で加熱し、更に高電圧を印加してプラズマを生じさせる
。
うに、イオンソースからの各種イオンから所望とする０
＋イオンをアナライザ・マグネットで選択し、それを加
速、偏向してターゲット部内のウェハに照射する。イオ
ンソースは同図（ｂ）のように構成され、タングステン
（Ｗ）又はＬａＢ６などのフィラメントをソースガス中
で加熱し、更に高電圧を印加してプラズマを生じさせる
。
このとき生じたＯ イオンはスリットを通して取出され
、イオン引出し電極を経由してアナライザ・マグネソ、
トヘ入射する。ソースガスを変えて窒素イオン（Ｎ＋、
Ｎ＋２）や炭素イオン（Ｃ＋ 、 Ｃ＋２＞を発生さ
せこれをイオン打込みすれば、シリコン窒化層（Ｓｉ３
Ｎ＜）やシリコン窒化層（Ｓ ｉ Ｃ）も形成できる。
、イオン引出し電極を経由してアナライザ・マグネソ、
トヘ入射する。ソースガスを変えて窒素イオン（Ｎ＋、
Ｎ＋２）や炭素イオン（Ｃ＋ 、 Ｃ＋２＞を発生さ
せこれをイオン打込みすれば、シリコン窒化層（Ｓｉ３
Ｎ＜）やシリコン窒化層（Ｓ ｉ Ｃ）も形成できる。
ところで、Ｓｔ基板中の埋込絶縁層としては５ｉ０２が
最も良い（Ｓｉとの界面状態が良好）。
最も良い（Ｓｉとの界面状態が良好）。
しかし、ＳｉＯ２層をその上、下部のＳｉ基板間で十分
な静電容量値が得られる（これは小さいのがよい）よう
に厚く形成するとイオン注入時間が長くなり、その間フ
ィラメントが酸化して寿命が短くなる。これに対し、Ｓ
ｉ ３ Ｎ ４やＳｉＣでは窒素や炭素を用いるので
フィラメント酸化の問題はない。しかし、Ｓ ｉ ３
Ｎ ａの場合Ｓｉとの界面準位によるデバイス特性への
悪影響が避けられない。又ＳｉＯ２に比ベクラソクが生
じ易く、厚く形成することがむずかしい。ＳｉＣの場合
も同様である。
な静電容量値が得られる（これは小さいのがよい）よう
に厚く形成するとイオン注入時間が長くなり、その間フ
ィラメントが酸化して寿命が短くなる。これに対し、Ｓ
ｉ ３ Ｎ ４やＳｉＣでは窒素や炭素を用いるので
フィラメント酸化の問題はない。しかし、Ｓ ｉ ３
Ｎ ａの場合Ｓｉとの界面準位によるデバイス特性への
悪影響が避けられない。又ＳｉＯ２に比ベクラソクが生
じ易く、厚く形成することがむずかしい。ＳｉＣの場合
も同様である。
従って、これらをＩＮだけ単独に用いたＳＯ■素子には
０、上述の問題が残る。
０、上述の問題が残る。
本発明は、埋込絶縁層を多層構造とすることで、イオン
注入ＳＯＩの各問題点を解決しようとするものである。
注入ＳＯＩの各問題点を解決しようとするものである。
第１図は本発明の基本構造図で、１０はデバイス形成用
のシリコン（Ｓｔ）半導体層、２０はその直下の埋込型
シリコン酸化Ｎ（ＳｉＯ２）、３０は更に下層の他の絶
縁層である。この絶縁層３０は１層とは限らず、複数層
としてもよい。４０は最下層で、表面のｌ１ｊｌＯと同
じシリコン半導体層（シリコン基板）である。なおＳＯ
８型の場合はＮ３０はサファイア層で、特に層４０はな
い。
のシリコン（Ｓｔ）半導体層、２０はその直下の埋込型
シリコン酸化Ｎ（ＳｉＯ２）、３０は更に下層の他の絶
縁層である。この絶縁層３０は１層とは限らず、複数層
としてもよい。４０は最下層で、表面のｌ１ｊｌＯと同
じシリコン半導体層（シリコン基板）である。なおＳＯ
８型の場合はＮ３０はサファイア層で、特に層４０はな
い。
第１図のＳＯＩ素子は表面Ｓｉ層１０に５ｉ０２層２０
が接しているので界面状態は良好である。
が接しているので界面状態は良好である。
しかも、必要な静電容量値（埋込絶縁層の厚み）は層２
０と層３０で実現できるので、層２０は薄くてよい。こ
のため層２０を形成する０＋イオンの注入時間は少なく
て良いので、フィラメントの酸化度合いを軽減し、長寿
命化が図れる。
０と層３０で実現できるので、層２０は薄くてよい。こ
のため層２０を形成する０＋イオンの注入時間は少なく
て良いので、フィラメントの酸化度合いを軽減し、長寿
命化が図れる。
第２図は絶縁層３０をＳ ｉ ３ Ｎ ａとする本発明
の第１実施例である。製造工程順に説明すると、（１１
（１００）シリコン（Ｓｔ）基板４０の表面に深くＮ＋
イオンを注入してＮ＋層３０を形成する。
の第１実施例である。製造工程順に説明すると、（１１
（１００）シリコン（Ｓｔ）基板４０の表面に深くＮ＋
イオンを注入してＮ＋層３０を形成する。
（２）Ｎ３０よりは浅く、しかし一部が重複するように
Ｏイオンを注入してＯ層２０を形成する。
Ｏイオンを注入してＯ層２０を形成する。
例えば、Ｎ イオンの注入条件は２００ＫｅＶ。
８．０Ｅ１７とし、また０ イオンの注入条件は１５０
ＫｅＶ、１．２Ｅ１８として、第３図のような注入状態
となるように制御する。同図の横軸は表面からの注入深
さであり、また縦軸はシリコン原子数Ｎｓｉに対する酸
素原子数Ｎｏまたは窒素原子数ＮＮの比（ＮＮ／Ｎ５ｉ
またはＮＮ／Ｎ５ｉ）である。尚、注入量がＮ よりＯ
の方が多いのに、ピークの値がＯ＋の方がＮ＋より低く
なっているのは、０＋のピークがＳｉ中では成る値以上
高くならないという特殊事情による。（３）上述したイ
オン注入工程を経ると表面のＳｔ層１１はダメージを受
けているので、１２００℃のＮ２雰囲気中で３ｈｒ （
時間）アニールし、（１００）単結晶５ｔＮ１０に戻す
。このとき窒化及び酸化も行なわれて層２０及び層３０
はＳｉＯ２層及びＳ ｉ ３ Ｎ ４層になる。
ＫｅＶ、１．２Ｅ１８として、第３図のような注入状態
となるように制御する。同図の横軸は表面からの注入深
さであり、また縦軸はシリコン原子数Ｎｓｉに対する酸
素原子数Ｎｏまたは窒素原子数ＮＮの比（ＮＮ／Ｎ５ｉ
またはＮＮ／Ｎ５ｉ）である。尚、注入量がＮ よりＯ
の方が多いのに、ピークの値がＯ＋の方がＮ＋より低く
なっているのは、０＋のピークがＳｉ中では成る値以上
高くならないという特殊事情による。（３）上述したイ
オン注入工程を経ると表面のＳｔ層１１はダメージを受
けているので、１２００℃のＮ２雰囲気中で３ｈｒ （
時間）アニールし、（１００）単結晶５ｔＮ１０に戻す
。このとき窒化及び酸化も行なわれて層２０及び層３０
はＳｉＯ２層及びＳ ｉ ３ Ｎ ４層になる。
尚、絶縁層３０をＳｉＣとする場合は、（１）の工程で
Ｃ＋イオンを２００ＫｅＶ （Ｒｐ：０．４１ ｐｍ）
、１．２Ｅ１８で注入し、また（２）の工程で０＋イオ
ンを１５０ＫｅＶ （Ｒｐ：：０．３７．ｃｒｍ）、１
．２Ｅ１８で注入し、さらに（３）の工程で１２５０℃
、３ｈｒのアニールを行えばよい。
Ｃ＋イオンを２００ＫｅＶ （Ｒｐ：０．４１ ｐｍ）
、１．２Ｅ１８で注入し、また（２）の工程で０＋イオ
ンを１５０ＫｅＶ （Ｒｐ：：０．３７．ｃｒｍ）、１
．２Ｅ１８で注入し、さらに（３）の工程で１２５０℃
、３ｈｒのアニールを行えばよい。
第４図は本発明の第２実施例で、ＳｉＣの絶縁Ｎ３０を
エピタキシャル成長で形成するものである。工程順に説
明すると、先ず（１）で（１００）Ｓｉ基板４０の表面
に〜２００パスカルの減圧エピタキシャル成長法で０．
３μｍの厚みにＳｉＣの単結品薄ＭｔＪ！３０を形成す
る。次いで、（２）富圧、高温（１１００〜１２００℃
）で層３０上に０．６ ｐ ｍの厚みに８１層１０をエ
ピタキシャル成長する。成長ガスはＡｒ稀釈１０％５ｉ
Ｈ２Ｃｊ！２を用いる。（３）その表面に２００ＫｅＶ
、１．２Ｅ１８で○ イオンを注入し、（４）ダメージ
を受けた表面層１１を１２５０’Ｃ，５ｈｒのアニール
（Ｎ２雰囲気中）で単結晶化する。このとき０ 層２０
の酸化も行われ、該層２０はＳ ｉ、０２層になる。
エピタキシャル成長で形成するものである。工程順に説
明すると、先ず（１）で（１００）Ｓｉ基板４０の表面
に〜２００パスカルの減圧エピタキシャル成長法で０．
３μｍの厚みにＳｉＣの単結品薄ＭｔＪ！３０を形成す
る。次いで、（２）富圧、高温（１１００〜１２００℃
）で層３０上に０．６ ｐ ｍの厚みに８１層１０をエ
ピタキシャル成長する。成長ガスはＡｒ稀釈１０％５ｉ
Ｈ２Ｃｊ！２を用いる。（３）その表面に２００ＫｅＶ
、１．２Ｅ１８で○ イオンを注入し、（４）ダメージ
を受けた表面層１１を１２５０’Ｃ，５ｈｒのアニール
（Ｎ２雰囲気中）で単結晶化する。このとき０ 層２０
の酸化も行われ、該層２０はＳ ｉ、０２層になる。
多層型埋込絶縁層の上層５ｉ０２層の下層絶縁層は、シ
リコン基板の表面に該絶縁層を部分的に形成し、次いで
シリコンエビ成長を行なって該絶縁層上にも周囲のエビ
層の影響で単結晶化したシリコン層を形成させ、こうし
てエビ層内に取込んだ絶縁層を得る等の、既知の埋込絶
縁層形成手段によっても得ることができる。
リコン基板の表面に該絶縁層を部分的に形成し、次いで
シリコンエビ成長を行なって該絶縁層上にも周囲のエビ
層の影響で単結晶化したシリコン層を形成させ、こうし
てエビ層内に取込んだ絶縁層を得る等の、既知の埋込絶
縁層形成手段によっても得ることができる。
第５図は上述した２層埋込絶縁層型の５ＯＩ（層３０は
Ｓ ｉ ３ Ｎ ａまたは５ｉＣ）に高耐圧ＭＯＳデバ
イスを形成する方法の一例である。（１１ＳＯＩの表面
Ｓｉ層１０（厚み０．４μｍ）をＢ イオン注入で１０
Ω・口のｐ型にしてからメサエッチする。（２）次いで
表面をゲート酸化し、その酸化膜５１上にリンドープ多
結晶シリコン層５２を０゜４μｍの厚さに成長させる。
Ｓ ｉ ３ Ｎ ａまたは５ｉＣ）に高耐圧ＭＯＳデバ
イスを形成する方法の一例である。（１１ＳＯＩの表面
Ｓｉ層１０（厚み０．４μｍ）をＢ イオン注入で１０
Ω・口のｐ型にしてからメサエッチする。（２）次いで
表面をゲート酸化し、その酸化膜５１上にリンドープ多
結晶シリコン層５２を０゜４μｍの厚さに成長させる。
さらに、ゲートパターニング、■ｔｈコントロール用の
Ｂ イオン注入を経て、オフセント領域となるｎ一層を
Ａｓ＋イオン注入（２Ｘ１０ ｃｍ 、４０ＫｅＶ
）でＳｉ層１０表面に形成する。（３）次にソース、ド
レイン形成用のレジスト５３をバターニングし、Ａｓ＋
イオン注入（５ｘｌＯｃｍ 、６０ＫｅＶ）を行う。
Ｂ イオン注入を経て、オフセント領域となるｎ一層を
Ａｓ＋イオン注入（２Ｘ１０ ｃｍ 、４０ＫｅＶ
）でＳｉ層１０表面に形成する。（３）次にソース、ド
レイン形成用のレジスト５３をバターニングし、Ａｓ＋
イオン注入（５ｘｌＯｃｍ 、６０ＫｅＶ）を行う。
さらに９５０℃のＮ２雰囲気中で３０分間活性化アニー
ルを行う。（４）通常の方法でＰＳＧ膜５４、コンタク
トホール５５、Ａβ配線５６、カバーＰＳＧ膜５７を形
成する。Ｓはソース、Ｄはドレイン、Ｇはゲートの各電
極である。
ルを行う。（４）通常の方法でＰＳＧ膜５４、コンタク
トホール５５、Ａβ配線５６、カバーＰＳＧ膜５７を形
成する。Ｓはソース、Ｄはドレイン、Ｇはゲートの各電
極である。
第６図は本発明の第３実施例で、絶縁層３０をサファイ
ア基板としたものである。使用するＳＯ３（Ｓｉｌｉｃ
ｏｎ ｏｎ ５ａｐｐｈｉｒｅ ）ウェハは通常のもの
で、表面のＳｉ層は例えばｐ型（Ｂ〜１ 、Ｘ １０１
５（至））で、５μｍの厚みにエピタキシャル成長され
たものである。本発明のＳＯＩはこの表面に２００Ｋｅ
Ｖ （Ｒｐ＝０．４９８９μｍ）で１．２Ｘ１０ ａ
ｍの０ イオンを注入し、Ｓｔとサファイア界面に薄い
埋込ＳｉＯ２層２ｏを形成する。このイオン注入による
表面Ｓｉ層のダメージは、１２５０”Ｃ，６ｈｒのＮ２
中アニールで回復する。
ア基板としたものである。使用するＳＯ３（Ｓｉｌｉｃ
ｏｎ ｏｎ ５ａｐｐｈｉｒｅ ）ウェハは通常のもの
で、表面のＳｉ層は例えばｐ型（Ｂ〜１ 、Ｘ １０１
５（至））で、５μｍの厚みにエピタキシャル成長され
たものである。本発明のＳＯＩはこの表面に２００Ｋｅ
Ｖ （Ｒｐ＝０．４９８９μｍ）で１．２Ｘ１０ ａ
ｍの０ イオンを注入し、Ｓｔとサファイア界面に薄い
埋込ＳｉＯ２層２ｏを形成する。このイオン注入による
表面Ｓｉ層のダメージは、１２５０”Ｃ，６ｈｒのＮ２
中アニールで回復する。
第６図（１１〜（３１はかかるＳＯＩウェハにＭＯ３Ｉ
−ランジスタを作る工程である。（１）はデバイス形成
領域１０のＳｉを島状に残し、フィールドをＬＯＧＯ３
法等で選択酸化する工程である。６１はそのフィールド
酸化膜（ＳｉＯ２）である。（２）次いで、通常の方法
でゲート酸化膜６２、ゲート電極６３の各形成、パター
ニングを行い、更にＡｓ＋イオンを注入（２，Ｘｌ０１
５Ｃ１１１−２，６０ＫｅＶ） 、？−−−ルしてソー
ス・ドレイン領域６４．６５を形成する。（３）熱酸化
膜又はＳ ｉ ３ Ｎ ４膜６６でゲート電極６３周辺
を覆った後、ｐｓｃ等のカバー１１６７をつけ、コンタ
クト孔６８を開けてＡ１配線６９を施こし、最後にカバ
ー膜７ｏをつけて完成する。
−ランジスタを作る工程である。（１）はデバイス形成
領域１０のＳｉを島状に残し、フィールドをＬＯＧＯ３
法等で選択酸化する工程である。６１はそのフィールド
酸化膜（ＳｉＯ２）である。（２）次いで、通常の方法
でゲート酸化膜６２、ゲート電極６３の各形成、パター
ニングを行い、更にＡｓ＋イオンを注入（２，Ｘｌ０１
５Ｃ１１１−２，６０ＫｅＶ） 、？−−−ルしてソー
ス・ドレイン領域６４．６５を形成する。（３）熱酸化
膜又はＳ ｉ ３ Ｎ ４膜６６でゲート電極６３周辺
を覆った後、ｐｓｃ等のカバー１１６７をつけ、コンタ
クト孔６８を開けてＡ１配線６９を施こし、最後にカバ
ー膜７ｏをつけて完成する。
以上述べた本発明のＳＯＩ素子には次の利点がある。（
１１同じ静電容量値を得るのに絶縁層３０も寄与するの
で、０ イオンの注入量を最小限にすることができ、イ
オンソースのフィラメント寿命を延ばすことができる。
１１同じ静電容量値を得るのに絶縁層３０も寄与するの
で、０ イオンの注入量を最小限にすることができ、イ
オンソースのフィラメント寿命を延ばすことができる。
また埋込絶縁層を多層化しても、デバイスを作る表面シ
リコン層と接触する側は５１０２層であるから界面準位
などによる問題はない。（２）実験事実によるとＯイオ
ン単独注入に比ベアニール条件が緩和される。例えば０
＋単独の１２５０℃、６ｈ□ｒはＯ＋、Ｎ＋併用で１２
００℃。
リコン層と接触する側は５１０２層であるから界面準位
などによる問題はない。（２）実験事実によるとＯイオ
ン単独注入に比ベアニール条件が緩和される。例えば０
＋単独の１２５０℃、６ｈ□ｒはＯ＋、Ｎ＋併用で１２
００℃。
＋
３ｈｒになる。（３）Ｏ単独に比べ全ドーズ量が少くて
済む。これは３ｉ０２の形成にＳｉの２倍の０＋が必要
であるのに対し、３ ｉ ３Ｎａの形成には１．３層３
倍（＝Ｎａ／５ｉ３）のＮ＋でよいからである。この結
果、注入時間を短縮することができる。（４）全ドーズ
量が少ないと表面シリコン層の損傷が軽減されるので、
再結晶アニールが容易である。また、従来法では必要で
あった、再結晶アニール後にＣＶＤ法でＳｉ層を表面に
エピタキシャル成長する工程（デバイスはこのエピタキ
シャル成長層に形成する）を省略することができ、シリ
コン基板層１０にデバイスを作ることができる。
済む。これは３ｉ０２の形成にＳｉの２倍の０＋が必要
であるのに対し、３ ｉ ３Ｎａの形成には１．３層３
倍（＝Ｎａ／５ｉ３）のＮ＋でよいからである。この結
果、注入時間を短縮することができる。（４）全ドーズ
量が少ないと表面シリコン層の損傷が軽減されるので、
再結晶アニールが容易である。また、従来法では必要で
あった、再結晶アニール後にＣＶＤ法でＳｉ層を表面に
エピタキシャル成長する工程（デバイスはこのエピタキ
シャル成長層に形成する）を省略することができ、シリ
コン基板層１０にデバイスを作ることができる。
（５）埋込絶縁層中にＣと○が混在する場合は、５ｉ０
２より深い側にイントリンシック・ゲッタリンの原理に
より有害不純物（重金属）のゲッタリングのための核（
Ｉｉｉｔ）を形成し易くなる。これで表面層が無欠陥に
なることが期待でき、該表面層にジャンクションリーク
が少ないなどの特性の良いデバイスを作ることができる
。
２より深い側にイントリンシック・ゲッタリンの原理に
より有害不純物（重金属）のゲッタリングのための核（
Ｉｉｉｔ）を形成し易くなる。これで表面層が無欠陥に
なることが期待でき、該表面層にジャンクションリーク
が少ないなどの特性の良いデバイスを作ることができる
。
第１図は本発明の基本構成図、
第２図は本発明の第１実施例の説明図、第３図はそのイ
オン注入特性図、 第４図は本発明の第２実施例の説明図、第５図は本発明
のＳ○■ウェハにＭＯＳデバイスを製造する方法の説明
図、 第６図は本発明の第３実施例の説明図、第７図はイオン
打込装置の説明図である。 図中、１０はデバイス形成用シリコン半導体層、２０は
埋込型シリコン酸化層、３０は埋込型絶縁層である。
オン注入特性図、 第４図は本発明の第２実施例の説明図、第５図は本発明
のＳ○■ウェハにＭＯＳデバイスを製造する方法の説明
図、 第６図は本発明の第３実施例の説明図、第７図はイオン
打込装置の説明図である。 図中、１０はデバイス形成用シリコン半導体層、２０は
埋込型シリコン酸化層、３０は埋込型絶縁層である。
Claims (1)
- イオン注入法によって、デバイス形成用のシリコン半導
体層（１０）の直下に埋込絶縁層を形成してなるＳＯＩ
素子において、該絶縁層をイオン注入によって形成した
シリコン酸化層（２０）と、その直下の他の絶縁層（３
０）との多層構造にしてなることを特徴とする埋込絶縁
層型のＳＯＩ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146586A JPS62219562A (ja) | 1986-03-19 | 1986-03-19 | 埋込絶縁層型のｓｏｉ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146586A JPS62219562A (ja) | 1986-03-19 | 1986-03-19 | 埋込絶縁層型のｓｏｉ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219562A true JPS62219562A (ja) | 1987-09-26 |
Family
ID=13171815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6146586A Pending JPS62219562A (ja) | 1986-03-19 | 1986-03-19 | 埋込絶縁層型のｓｏｉ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219562A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948742A (en) * | 1987-09-08 | 1990-08-14 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US5364800A (en) * | 1993-06-24 | 1994-11-15 | Texas Instruments Incorporated | Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate |
| WO1999017357A1 (de) * | 1997-09-30 | 1999-04-08 | Infineon Technologies Ag | Erzeugnis umfassend eine funktionsschicht enthaltend silizium und eine isolierschicht aus siliziumdioxid, sowie verfahren zu seiner herstellung |
-
1986
- 1986-03-19 JP JP6146586A patent/JPS62219562A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948742A (en) * | 1987-09-08 | 1990-08-14 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US5364800A (en) * | 1993-06-24 | 1994-11-15 | Texas Instruments Incorporated | Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate |
| US5548149A (en) * | 1993-06-24 | 1996-08-20 | Texas Instruments Incorporated | Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate |
| WO1999017357A1 (de) * | 1997-09-30 | 1999-04-08 | Infineon Technologies Ag | Erzeugnis umfassend eine funktionsschicht enthaltend silizium und eine isolierschicht aus siliziumdioxid, sowie verfahren zu seiner herstellung |
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