JP3061025B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に電界効果トランジスタのコンタクト部
の形成技術に関する。
方法に関し、特に電界効果トランジスタのコンタクト部
の形成技術に関する。
【０００２】
【従来の技術】この種の半導体装置の製造方法として下
記記載の文献が参照される。 文献（１） 特開平８−９７２９３号公報、 文献（２） Ｙ. Ｉshigaki, Ｈ. Ｋuriyama, Ｈ. Ｈon
da, et al.、“Low Parastic Resistance Technolog
ies with NES-SAC and SWT-CVD Processfor Low
Supply Voltages, High Speed BiCMOS SRAMs”，
Ｓymposiumon ＶＬＳＩ Ｔechnology Ｄigest of Ｔech
nical Ｐapers（１９９４ シンポジウム オン ブイ
エルエスアイ テクノロジ ダイジェスト オブ テク
ニカル ペイパー），pp．99-100，Ｊune １９９４。
記記載の文献が参照される。 文献（１） 特開平８−９７２９３号公報、 文献（２） Ｙ. Ｉshigaki, Ｈ. Ｋuriyama, Ｈ. Ｈon
da, et al.、“Low Parastic Resistance Technolog
ies with NES-SAC and SWT-CVD Processfor Low
Supply Voltages, High Speed BiCMOS SRAMs”，
Ｓymposiumon ＶＬＳＩ Ｔechnology Ｄigest of Ｔech
nical Ｐapers（１９９４ シンポジウム オン ブイ
エルエスアイ テクノロジ ダイジェスト オブ テク
ニカル ペイパー），pp．99-100，Ｊune １９９４。
【０００３】電界効果トランジスタにおいて、シリコン
基板の拡散層およびゲート電極と上部配線の間のコンタ
クトを形成する場合、上記文献（２）に記載されている
ように、図２及び図３の工程断面図を参照すると、素子
分離絶縁膜のオーバーエッチングによる特性劣化を防止
するために、以下のような工程を行う。
基板の拡散層およびゲート電極と上部配線の間のコンタ
クトを形成する場合、上記文献（２）に記載されている
ように、図２及び図３の工程断面図を参照すると、素子
分離絶縁膜のオーバーエッチングによる特性劣化を防止
するために、以下のような工程を行う。
【０００４】シリコン酸化膜からなる素子分離絶縁膜５
と、ゲート電極１と、ソース領域４およびドレイン領域
４と、シリコン酸化膜からなるゲート電極の側壁絶縁膜
３を形成した後（図２（ａ）参照）、シリコン窒化膜１
１を全面に形成する（図２（ｂ）参照）。
と、ゲート電極１と、ソース領域４およびドレイン領域
４と、シリコン酸化膜からなるゲート電極の側壁絶縁膜
３を形成した後（図２（ａ）参照）、シリコン窒化膜１
１を全面に形成する（図２（ｂ）参照）。
【０００５】次にシリコン酸化膜からなる層間絶縁膜８
を形成した後、シリコン窒化膜１１をエッチングストッ
プ膜としてコンタクト孔１２を形成する（図２（ｃ）参
照）。
を形成した後、シリコン窒化膜１１をエッチングストッ
プ膜としてコンタクト孔１２を形成する（図２（ｃ）参
照）。
【０００６】次に、シリコン窒化膜１１をエッチングし
てコンタクト孔１３を形成し（図３（ｄ）参照）、配線
１４を形成する（図３（ｅ）参照）。
てコンタクト孔１３を形成し（図３（ｄ）参照）、配線
１４を形成する（図３（ｅ）参照）。
【０００７】一方、上記文献（１）には、素子分離絶縁
膜とゲート電極とソース領域およびドレイン領域とゲー
ト電極の側壁絶縁膜を形成した後、層間絶縁膜およびコ
ンタクト孔を形成し、コンタクト補強注入の時に、コン
タクト孔から燐やボロンと同時に、窒素をシリコン基板
内へ燐やボロンよりも深く注入し、シリコン基板内での
燐やボロンの拡散を防ぐようにした製造方法が提案され
ている。これは、窒素イオンを深い位置に注入すること
で拡散層のシリコン基板界面に窒化膜層による拡散抑制
領域を形成するようにしたものである。
膜とゲート電極とソース領域およびドレイン領域とゲー
ト電極の側壁絶縁膜を形成した後、層間絶縁膜およびコ
ンタクト孔を形成し、コンタクト補強注入の時に、コン
タクト孔から燐やボロンと同時に、窒素をシリコン基板
内へ燐やボロンよりも深く注入し、シリコン基板内での
燐やボロンの拡散を防ぐようにした製造方法が提案され
ている。これは、窒素イオンを深い位置に注入すること
で拡散層のシリコン基板界面に窒化膜層による拡散抑制
領域を形成するようにしたものである。
【０００８】
【発明が解決しようとする課題】一般に、ドライエッチ
ングにおいて、シリコン窒化膜のエッチング速度や選択
比は、シリコンとシリコン酸化膜の中間の性質を示す。
このため、シリコン酸化膜からなる素子分離絶縁膜のオ
ーバーエッチングを防止するために、シリコン基板全面
にシリコン窒化膜を用いるという従来の製造方法（図２
及び図３参照）においては、層間絶縁膜をエッチングす
る時は、シリコン酸化膜とシリコン窒化膜のエッチレー
トの関係上、素子分離絶縁膜のオーバーエッチングを防
止することは出来るが、エッチングストップ層であるシ
リコン窒化膜をエッチングする時は、素子分離絶縁膜で
あるシリコン酸化膜と基板表面であるシリコンの両方を
オーバーエッチングすることなく、制御良く、シリコン
基板の表面でのエッチングを止めることが難しく、エッ
チングによるダメージによって、トランジスタ特性が悪
くなる、という問題点を有している。
ングにおいて、シリコン窒化膜のエッチング速度や選択
比は、シリコンとシリコン酸化膜の中間の性質を示す。
このため、シリコン酸化膜からなる素子分離絶縁膜のオ
ーバーエッチングを防止するために、シリコン基板全面
にシリコン窒化膜を用いるという従来の製造方法（図２
及び図３参照）においては、層間絶縁膜をエッチングす
る時は、シリコン酸化膜とシリコン窒化膜のエッチレー
トの関係上、素子分離絶縁膜のオーバーエッチングを防
止することは出来るが、エッチングストップ層であるシ
リコン窒化膜をエッチングする時は、素子分離絶縁膜で
あるシリコン酸化膜と基板表面であるシリコンの両方を
オーバーエッチングすることなく、制御良く、シリコン
基板の表面でのエッチングを止めることが難しく、エッ
チングによるダメージによって、トランジスタ特性が悪
くなる、という問題点を有している。
【０００９】また、シリコン酸化膜からなる層間絶縁膜
８とシリコン窒化膜１１を別々にエッチングするため、
工程が複雑となる、という問題点も有している。
８とシリコン窒化膜１１を別々にエッチングするため、
工程が複雑となる、という問題点も有している。
【００１０】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、コンタクト形成に
おいて、拡散層および素子分離絶縁膜のオーバーエッチ
ングによるトランジスタ特性劣化を防止すると共に、工
程数を縮減する半導体装置の製造方法を提供することに
ある。
なされたものであって、その目的は、コンタクト形成に
おいて、拡散層および素子分離絶縁膜のオーバーエッチ
ングによるトランジスタ特性劣化を防止すると共に、工
程数を縮減する半導体装置の製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置の製造方法は、電界効果トラン
ジスタにおいて、素子分離絶縁膜とゲート電極とソース
領域およびドレイン領域とゲート電極の側壁絶縁膜を形
成した後、基板全面に窒素を注入する工程と、層間絶縁
膜を形成する工程と、コンタクト孔を形成する工程と、
配線部を形成することを特徴とする。
め、本発明の半導体装置の製造方法は、電界効果トラン
ジスタにおいて、素子分離絶縁膜とゲート電極とソース
領域およびドレイン領域とゲート電極の側壁絶縁膜を形
成した後、基板全面に窒素を注入する工程と、層間絶縁
膜を形成する工程と、コンタクト孔を形成する工程と、
配線部を形成することを特徴とする。
【００１２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明に係る半導体装置の製造方法は、そ
の好ましい実施の形態において、素子分離絶縁膜とゲー
ト電極とソース領域およびドレイン領域、ゲート電極の
側壁絶縁膜を形成した後、基板全面に窒素を注入し、素
子分離絶縁膜および側壁絶縁膜の上部のみに、エッチン
グストップ層であるＳｉＯＮ層を形成する。次に層間絶
縁膜を形成した後、コンタクト孔を形成する。
に説明する。本発明に係る半導体装置の製造方法は、そ
の好ましい実施の形態において、素子分離絶縁膜とゲー
ト電極とソース領域およびドレイン領域、ゲート電極の
側壁絶縁膜を形成した後、基板全面に窒素を注入し、素
子分離絶縁膜および側壁絶縁膜の上部のみに、エッチン
グストップ層であるＳｉＯＮ層を形成する。次に層間絶
縁膜を形成した後、コンタクト孔を形成する。
【００１３】このため、一度のエッチングによりコンタ
クトを形成できる。また、コンタクト孔形成のための層
間絶縁膜のエッチングは、コンタクト露光の目合わせが
ずれても素子分離絶縁膜および側壁絶縁膜の上部がＳｉ
ＯＮ膜であるため、拡散層および素子分離絶縁膜のオー
バーエッチングによる特性劣化、例えばオーバーエッチ
ングによるゲート電極とドレイン領域またはドレイン領
域とウェル間の短絡を抑えることが出来る。
クトを形成できる。また、コンタクト孔形成のための層
間絶縁膜のエッチングは、コンタクト露光の目合わせが
ずれても素子分離絶縁膜および側壁絶縁膜の上部がＳｉ
ＯＮ膜であるため、拡散層および素子分離絶縁膜のオー
バーエッチングによる特性劣化、例えばオーバーエッチ
ングによるゲート電極とドレイン領域またはドレイン領
域とウェル間の短絡を抑えることが出来る。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は、本発明の一実施例に係る半導体装
置の製造方法を説明するための図であり、電界効果トラ
ンジスタのコンタクト部の形成方法を工程順に示す工程
断面図である。図１を参照して、本発明の一実施例に係
る半導体装置の製造方法について説明する。
置の製造方法を説明するための図であり、電界効果トラ
ンジスタのコンタクト部の形成方法を工程順に示す工程
断面図である。図１を参照して、本発明の一実施例に係
る半導体装置の製造方法について説明する。
【００１６】シリコン基板６上にシリコン酸化膜からな
る素子分離絶縁膜５、シリコンからなるゲート電極１、
ソース領域４とドレイン領域４、シリコン酸化膜からな
るゲート電極の側壁絶縁膜３を形成する（図１
（ａ））。
る素子分離絶縁膜５、シリコンからなるゲート電極１、
ソース領域４とドレイン領域４、シリコン酸化膜からな
るゲート電極の側壁絶縁膜３を形成する（図１
（ａ））。
【００１７】次に、基板全面に窒素を、濃度１×１０13
〜１×１０16ｃｍ-2、加速電圧１０〜７０ｋｅＶの条件
でイオン注入する（図１（ｂ））。
〜１×１０16ｃｍ-2、加速電圧１０〜７０ｋｅＶの条件
でイオン注入する（図１（ｂ））。
【００１８】シリコン酸化膜からなる層間絶縁膜８を形
成した後、コンタクト孔９をドライエッチングにより形
成する（図１（ｃ））。
成した後、コンタクト孔９をドライエッチングにより形
成する（図１（ｃ））。
【００１９】最後に配線１０を形成する（図１
（ｄ））。
（ｄ））。
【００２０】シリコン基板６中に注入した窒素は、拡散
が早いため、外方拡散してトランジスタ特性への影響は
ない。一方、シリコン酸化膜中に注入した窒素は、拡散
が遅いため、素子分離絶縁膜５とゲート電極の側壁絶縁
膜３のみに、自己整合でエッチングストップ層であるシ
リコン窒化（ＳｉＯＮ）膜７を形成できる。
が早いため、外方拡散してトランジスタ特性への影響は
ない。一方、シリコン酸化膜中に注入した窒素は、拡散
が遅いため、素子分離絶縁膜５とゲート電極の側壁絶縁
膜３のみに、自己整合でエッチングストップ層であるシ
リコン窒化（ＳｉＯＮ）膜７を形成できる。
【００２１】拡散層の活性化等の熱処理でも、ＳｉＯＮ
膜７中のＮの含まれる比率を大きくしたり膜質を緻密化
出来るが、窒素を注入した後、９００℃以下の熱処理を
行うことにより、膜質を向上して効果的なエッチングス
トップ膜にすることもできる。
膜７中のＮの含まれる比率を大きくしたり膜質を緻密化
出来るが、窒素を注入した後、９００℃以下の熱処理を
行うことにより、膜質を向上して効果的なエッチングス
トップ膜にすることもできる。
【００２２】本実施例において、コンタクト孔形成のた
めの層間絶縁膜８のエッチングは、コンタクト孔の露光
の目合わせがずれても、素子分離絶縁膜およびゲート電
極の側壁絶縁膜の上部は、ＳｉＯＮ膜７で覆われてお
り、オーバーエッチングによるゲート電極とドレイン領
域またはドレイン領域とウェルの間のリーク電流を抑え
ることが出来る。
めの層間絶縁膜８のエッチングは、コンタクト孔の露光
の目合わせがずれても、素子分離絶縁膜およびゲート電
極の側壁絶縁膜の上部は、ＳｉＯＮ膜７で覆われてお
り、オーバーエッチングによるゲート電極とドレイン領
域またはドレイン領域とウェルの間のリーク電流を抑え
ることが出来る。
【００２３】また拡散層上およびゲート電極上にはＳｉ
ＯＮ膜が無いため、エッチングストップ層を除去する必
要が無く、一回のエッチングでコンタクト孔を形成でき
る。
ＯＮ膜が無いため、エッチングストップ層を除去する必
要が無く、一回のエッチングでコンタクト孔を形成でき
る。
【００２４】一般にドライエッチングにおいて、シリコ
ン窒化膜のエッチング速度や選択比は、シリコンとシリ
コン酸化膜の中間の性質を示す。拡散層上にコンタクト
を形成する時、本実施例では、図１（ｃ）に示すよう
に、シリコン酸化膜のエッチングをシリコン窒化膜とシ
リコンをエッチングストップ層とするため、従来の製造
方法として図３（ｄ）に示したような、シリコン窒化膜
のエッチングをシリコン酸化膜とシリコンをエッチング
ストップ層とする場合よりも、制御良く表面で止められ
るため、エッチングダメージによるトランジスタ特性の
劣化を抑えることができる。
ン窒化膜のエッチング速度や選択比は、シリコンとシリ
コン酸化膜の中間の性質を示す。拡散層上にコンタクト
を形成する時、本実施例では、図１（ｃ）に示すよう
に、シリコン酸化膜のエッチングをシリコン窒化膜とシ
リコンをエッチングストップ層とするため、従来の製造
方法として図３（ｄ）に示したような、シリコン窒化膜
のエッチングをシリコン酸化膜とシリコンをエッチング
ストップ層とする場合よりも、制御良く表面で止められ
るため、エッチングダメージによるトランジスタ特性の
劣化を抑えることができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
コンタクト孔形成のための層間絶縁膜のエッチングは、
コンタクト孔の露光の目合わせがずれても、素子分離絶
縁膜およびゲート電極の側壁絶縁膜の上部が、ＳｉＯＮ
膜で覆われており、オーバーエッチングによるゲート電
極とドレイン領域またはドレイン領域とウェルの間のリ
ーク電流を抑えることが出来る、という効果を奏する。
コンタクト孔形成のための層間絶縁膜のエッチングは、
コンタクト孔の露光の目合わせがずれても、素子分離絶
縁膜およびゲート電極の側壁絶縁膜の上部が、ＳｉＯＮ
膜で覆われており、オーバーエッチングによるゲート電
極とドレイン領域またはドレイン領域とウェルの間のリ
ーク電流を抑えることが出来る、という効果を奏する。
【００２６】その理由は、本発明においては、ゲート電
極とソースおよびドレイン領域を形成した後、基板全面
に窒素を注入し、素子分離絶縁膜上とゲート電極の側壁
絶縁膜上のみに自己整合でＳｉＯＮ膜をエッチングスト
ップ層として形成するためである。
極とソースおよびドレイン領域を形成した後、基板全面
に窒素を注入し、素子分離絶縁膜上とゲート電極の側壁
絶縁膜上のみに自己整合でＳｉＯＮ膜をエッチングスト
ップ層として形成するためである。
【００２７】また、本発明によれば、拡散層上にはＳｉ
ＯＮ膜が無いため、エッチングストップ層を除去する必
要が無く、一回のエッチングでコンタクト孔を形成でき
る、という効果を奏する。
ＯＮ膜が無いため、エッチングストップ層を除去する必
要が無く、一回のエッチングでコンタクト孔を形成でき
る、という効果を奏する。
【００２８】さらに、本発明によれば、拡散層上にコン
タクトを形成する時、シリコン酸化膜のエッチングをシ
リコン窒化膜とシリコンをエッチングストップ層とする
ため、従来のシリコン窒化膜のエッチングをシリコン酸
化膜とシリコンをエッチングストップ層とする場合より
も制御良く表面で止められるため、エッチングダメージ
によるトランジスタ特性の劣化を抑えることができる。
タクトを形成する時、シリコン酸化膜のエッチングをシ
リコン窒化膜とシリコンをエッチングストップ層とする
ため、従来のシリコン窒化膜のエッチングをシリコン酸
化膜とシリコンをエッチングストップ層とする場合より
も制御良く表面で止められるため、エッチングダメージ
によるトランジスタ特性の劣化を抑えることができる。
【図１】（ａ）〜（ｄ）は、本発明の一実施例の半導体
装置の製造方法の主要工程を工程順に示す工程断面図で
ある。
装置の製造方法の主要工程を工程順に示す工程断面図で
ある。
【図２】（ａ）〜（ｃ）は、従来の半導体装置の製造方
法の主要工程を工程順に示す工程断面図である。
法の主要工程を工程順に示す工程断面図である。
【図３】（ｄ）〜（ｅ）は従来の半導体装置の製造方法
の主要工程を工程順に示す工程断面図である。
の主要工程を工程順に示す工程断面図である。
１ ゲート電極（シリコン） ２ ゲート絶縁膜 ３ 側壁絶縁膜（シリコン酸化膜） ４ ソースまたはドレイン領域 ５ 素子分離絶縁膜（シリコン酸化膜） ６ シリコン基板 ７ シリコン窒化膜（ＳｉＯＮ） ８ 層間絶縁膜（シリコン酸化膜） ９ コンタクト孔 １０ 配線 １１ シリコン窒化膜 １２ コンタクト孔 １３ コンタクト孔 １４ 配線
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/28 H01L 21/3065
Claims (4)
- 【請求項１】電界効果トランジスタを含む半導体装置の
製造方法において、 （ａ）素子分離絶縁膜、ゲート電極と、ソース領域およ
びドレイン領域、ゲート電極の側壁絶縁膜を形成した
後、基板全面に窒素を注入する工程と、 （ｂ）層間絶縁膜を形成する工程と、 （ｃ）コンタクト孔を形成する工程と、 （ｄ）配線部を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上に素子分離絶縁膜と、ゲート
電極と、ソース領域及びドレイン領域と、前記ゲート電
極の側壁絶縁膜を形成した後、基板全面に窒素を注入し
て、前記素子分離絶縁膜及び前記側壁絶縁膜の上部のみ
を選択的に窒化膜とし、つづいて層間絶縁膜を形成した
後、エッチングによりコンタクトホールを開口する、こ
とを特徴とする半導体装置の製造方法。 - 【請求項３】（ａ）半導体基板上に素子分離絶縁膜、ゲ
ート電極、ソース・ドレイン領域、及び、前記ゲート電
極の側壁絶縁膜が形成されてなる基板に対してその全面
に窒素をイオン注入して、前記素子分離絶縁膜及び前記
ゲート電極の側壁絶縁膜を窒化膜とし、 （ｂ）つづいて層間絶縁膜を形成した後、エッチングに
より前記層間絶縁膜にコンタクトホールを開口し、その
際、前記層間絶縁膜を、前記窒化膜及び基板を構成する
シリコンをエッチングストップ層としてエッチングす
る、ことを特徴とする半導体装置の製造方法。 - 【請求項４】前記素子分離膜と前記ゲート電極の側壁絶
縁膜にのみ自己整合で前記窒化膜を形成することを特徴
とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9337707A JP3061025B2 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9337707A JP3061025B2 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163163A JPH11163163A (ja) | 1999-06-18 |
| JP3061025B2 true JP3061025B2 (ja) | 2000-07-10 |
Family
ID=18311213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9337707A Expired - Fee Related JP3061025B2 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061025B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5519724B2 (ja) * | 2001-07-17 | 2014-06-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6677201B1 (en) * | 2002-10-01 | 2004-01-13 | Texas Instruments Incorporated | Method of fabricating thermal CVD oxynitride and BTBAS nitride sidewall spacer for metal oxide semiconductor transistors |
| US7670892B2 (en) * | 2005-11-07 | 2010-03-02 | Texas Instruments Incorporated | Nitrogen based implants for defect reduction in strained silicon |
| JP5436362B2 (ja) * | 2010-08-04 | 2014-03-05 | パナソニック株式会社 | 半導体装置 |
| JP6488328B2 (ja) * | 2017-06-08 | 2019-03-20 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1997
- 1997-11-21 JP JP9337707A patent/JP3061025B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11163163A (ja) | 1999-06-18 |
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Legal Events
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