JPH1167682A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1167682A JPH1167682A JP9214979A JP21497997A JPH1167682A JP H1167682 A JPH1167682 A JP H1167682A JP 9214979 A JP9214979 A JP 9214979A JP 21497997 A JP21497997 A JP 21497997A JP H1167682 A JPH1167682 A JP H1167682A
- Authority
- JP
- Japan
- Prior art keywords
- implantation
- ions
- diffusion layer
- rare gas
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000002513 implantation Methods 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 230000007547 defect Effects 0.000 claims abstract description 50
- 150000002500 ions Chemical class 0.000 claims abstract description 46
- 239000013078 crystal Substances 0.000 claims abstract description 39
- 239000007789 gas Substances 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000001257 hydrogen Substances 0.000 claims abstract description 17
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 17
- -1 hydrogen ions Chemical class 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims description 45
- 238000005247 gettering Methods 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 20
- 238000003860 storage Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 5
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 4
- 238000000137 annealing Methods 0.000 abstract description 21
- 238000002347 injection Methods 0.000 abstract description 10
- 239000007924 injection Substances 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 2
- 239000000243 solution Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 37
- 239000011800 void material Substances 0.000 description 20
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 18
- 229910052698 phosphorus Inorganic materials 0.000 description 16
- 239000011574 phosphorus Substances 0.000 description 16
- 229910052785 arsenic Inorganic materials 0.000 description 15
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 229910052757 nitrogen Inorganic materials 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000005465 channeling Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 229910052704 radon Inorganic materials 0.000 description 1
- SYUHGPGVQRZVTB-UHFFFAOYSA-N radon atom Chemical compound [Rn] SYUHGPGVQRZVTB-UHFFFAOYSA-N 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3223—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering using cavities formed by hydrogen or noble gas ion implantation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の接合リーク電流低減のためのゲ
ッタリングにおいて、窒素注入によるゲッタリングで
は、残留窒素により拡散層抵抗やコンタクト抵抗の上昇
を招くものであった。 【解決手段】 拡散層１７中に希ガスイオンあるいは水
素イオンを注入して熱処理を施すことにより、注入され
た上記イオンを基板８から放出すると共にボイド１６を
発生させて、このボイド１６により結晶欠陥をゲッタリ
ングする。
ッタリングにおいて、窒素注入によるゲッタリングで
は、残留窒素により拡散層抵抗やコンタクト抵抗の上昇
を招くものであった。 【解決手段】 拡散層１７中に希ガスイオンあるいは水
素イオンを注入して熱処理を施すことにより、注入され
た上記イオンを基板８から放出すると共にボイド１６を
発生させて、このボイド１６により結晶欠陥をゲッタリ
ングする。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に結晶欠陥等のゲッタリング技術に関するもので
ある。
し、特に結晶欠陥等のゲッタリング技術に関するもので
ある。
【０００２】
【従来の技術】半導体素子の微細化・高集積化に伴い接
合リーク電流の低減が重要になっている。特にＤＲＡＭ
においては、接合リーク電流が多いとメモリセルキャパ
シタから電荷が漏れてリフレッシュ特性が悪くなること
が知られている。微細化・高集積化に伴い接合リーク電
流が上昇する原因としては、浅い接合を形成しなければ
ならず、接合の位置とイオン注入誘起欠陥とが近くなっ
たこと、また、それらの欠陥がプロセスの低温化により
十分に回復しないことなどが挙げられる。従来のリーク
電流を低減する方法として、例えば1995Symposium on V
LSITechnology Digest of Technical Papers pp19-20の
“Highly Reliable 0.15μｍ MOSFETs with Surface Pr
oximity Gettering and Nitrided Oxide Spacer Using
Nitrogen Implantation”に記載してある窒素イオン注
入を用いた近接ゲッタリング法がある。まず、この方法
について簡単に説明する。
合リーク電流の低減が重要になっている。特にＤＲＡＭ
においては、接合リーク電流が多いとメモリセルキャパ
シタから電荷が漏れてリフレッシュ特性が悪くなること
が知られている。微細化・高集積化に伴い接合リーク電
流が上昇する原因としては、浅い接合を形成しなければ
ならず、接合の位置とイオン注入誘起欠陥とが近くなっ
たこと、また、それらの欠陥がプロセスの低温化により
十分に回復しないことなどが挙げられる。従来のリーク
電流を低減する方法として、例えば1995Symposium on V
LSITechnology Digest of Technical Papers pp19-20の
“Highly Reliable 0.15μｍ MOSFETs with Surface Pr
oximity Gettering and Nitrided Oxide Spacer Using
Nitrogen Implantation”に記載してある窒素イオン注
入を用いた近接ゲッタリング法がある。まず、この方法
について簡単に説明する。
【０００３】図６は従来のＭＯＳＦＥＴの製造方法を示
す断面図である。まず、シリコン単結晶等から成る半導
体基板１（以下、基板１と称す）に、素子分離用の分離
酸化膜２を形成し、基板１上にゲート酸化膜３を介して
ゲート電極４を、さらにゲート電極４上にＴＥＯＳ酸化
膜５を形成する（図６（ａ））。次に、イオン注入法に
より基板１上から窒素を約４Ｅ１５ｃｍ-2の注入量で注
入する。窒素の注入エネルギーは飛程（Ｒｐ）が次工程
のひ素のＲｐとほぼ同じになるように選ぶ。次にひ素を
注入し、約７５０℃でアニールすることにより、注入さ
れたひ素は拡散してソースドレイン領域６を形成する。
通常、イオン注入によって基板１はダメージを受け、結
晶欠陥を生じるが、窒素注入により生じた欠陥７はアニ
ール中にゲッタリングサイトとして働き、接合逆バイア
ス時の空乏層側（すなわち、基板１の深さ方向）に存在
する微小欠陥をも引き寄せゲッタリングする（図６
（ｂ））。
す断面図である。まず、シリコン単結晶等から成る半導
体基板１（以下、基板１と称す）に、素子分離用の分離
酸化膜２を形成し、基板１上にゲート酸化膜３を介して
ゲート電極４を、さらにゲート電極４上にＴＥＯＳ酸化
膜５を形成する（図６（ａ））。次に、イオン注入法に
より基板１上から窒素を約４Ｅ１５ｃｍ-2の注入量で注
入する。窒素の注入エネルギーは飛程（Ｒｐ）が次工程
のひ素のＲｐとほぼ同じになるように選ぶ。次にひ素を
注入し、約７５０℃でアニールすることにより、注入さ
れたひ素は拡散してソースドレイン領域６を形成する。
通常、イオン注入によって基板１はダメージを受け、結
晶欠陥を生じるが、窒素注入により生じた欠陥７はアニ
ール中にゲッタリングサイトとして働き、接合逆バイア
ス時の空乏層側（すなわち、基板１の深さ方向）に存在
する微小欠陥をも引き寄せゲッタリングする（図６
（ｂ））。
【０００４】ところで、空乏層中に存在する欠陥がリー
ク電流の原因になるので、空乏層のあまり伸びないソー
スドレイン領域６側にある欠陥はリークに影響しない。
すなわち、窒素注入による欠陥７自体の存在はリーク電
流を増すことはなく、ソースドレイン領域６外側の基板
１における、リーク電流の原因となる空乏層中の欠陥を
ゲッタリングする。このように窒素注入を利用して結晶
欠陥をゲッタリングして接合リーク電流を低減できる。
ク電流の原因になるので、空乏層のあまり伸びないソー
スドレイン領域６側にある欠陥はリークに影響しない。
すなわち、窒素注入による欠陥７自体の存在はリーク電
流を増すことはなく、ソースドレイン領域６外側の基板
１における、リーク電流の原因となる空乏層中の欠陥を
ゲッタリングする。このように窒素注入を利用して結晶
欠陥をゲッタリングして接合リーク電流を低減できる。
【０００５】
【発明が解決しようとする課題】ところで拡散層への窒
素注入について、“真空”第３８巻第１１号（１９９
５）ｐｐ９６２−９７０に記載されているが、その中で
次のような問題点が述べられている。ゲッタリング効果
を得るためには４Ｅ１５ｃｍ-2以上程度の高濃度注入が
必要であるが、アニール後も窒素は基板１内に残留する
ため、ソースドレイン領域６における拡散抵抗を高くす
る。また、ソースドレイン領域６からコンタクトをとる
場合もコンタクト抵抗が高くなる。
素注入について、“真空”第３８巻第１１号（１９９
５）ｐｐ９６２−９７０に記載されているが、その中で
次のような問題点が述べられている。ゲッタリング効果
を得るためには４Ｅ１５ｃｍ-2以上程度の高濃度注入が
必要であるが、アニール後も窒素は基板１内に残留する
ため、ソースドレイン領域６における拡散抵抗を高くす
る。また、ソースドレイン領域６からコンタクトをとる
場合もコンタクト抵抗が高くなる。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、拡散層抵抗やコンタクト抵抗
の上昇を防止して、接合リーク電流の低減を図り、微細
化、高速化に適した半導体装置の製造方法を提供するこ
とを目的とする。
るためになされたもので、拡散層抵抗やコンタクト抵抗
の上昇を防止して、接合リーク電流の低減を図り、微細
化、高速化に適した半導体装置の製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、半導体基板に、拡散層形成
のために不純物イオンを注入する工程と、上記不純物注
入領域内で、これを越えない深さに希ガスイオンあるい
は水素イオンを注入する工程と、熱処理を施して、上記
拡散層中に形成された上記希ガスイオンあるいは水素イ
オンに起因するボイドにより、上記半導体基板中の結晶
欠陥をゲッタリングする工程とを有するものである。
る半導体装置の製造方法は、半導体基板に、拡散層形成
のために不純物イオンを注入する工程と、上記不純物注
入領域内で、これを越えない深さに希ガスイオンあるい
は水素イオンを注入する工程と、熱処理を施して、上記
拡散層中に形成された上記希ガスイオンあるいは水素イ
オンに起因するボイドにより、上記半導体基板中の結晶
欠陥をゲッタリングする工程とを有するものである。
【０００８】この発明の請求項２に係る半導体装置の製
造方法は、希ガスイオンあるいは水素イオンの注入を、
拡散層形成のための不純物イオンの注入に先立って行う
ものである。
造方法は、希ガスイオンあるいは水素イオンの注入を、
拡散層形成のための不純物イオンの注入に先立って行う
ものである。
【０００９】この発明の請求項３に係る半導体装置の製
造方法は、拡散層の電極形成のために、半導体基板上に
絶縁膜を形成し、この絶縁膜をエッチングして上記拡散
層上にコンタクトホールを形成する工程を有し、その後
熱処理を施して、上記拡散層中のボイドにより上記半導
体基板中の結晶欠陥をゲッタリングするものである。
造方法は、拡散層の電極形成のために、半導体基板上に
絶縁膜を形成し、この絶縁膜をエッチングして上記拡散
層上にコンタクトホールを形成する工程を有し、その後
熱処理を施して、上記拡散層中のボイドにより上記半導
体基板中の結晶欠陥をゲッタリングするものである。
【００１０】この発明の請求項４に係る半導体装置の製
造方法は、拡散層上にコンタクトホールを形成後、この
コンタクトホール底の半導体基板に、第２の拡散層形成
のために不純物イオンを注入する工程を有し、その後熱
処理を施すものである。
造方法は、拡散層上にコンタクトホールを形成後、この
コンタクトホール底の半導体基板に、第２の拡散層形成
のために不純物イオンを注入する工程を有し、その後熱
処理を施すものである。
【００１１】この発明の請求項５に係る半導体装置の製
造方法は、拡散層上にコンタクトホールを形成後、この
コンタクトホール底の半導体基板に、希ガスイオンある
いは水素イオンを、上記拡散層および第２の拡散層形成
時の不純物注入領域を越えない深さに注入する工程を有
し、その後熱処理を施すものである。
造方法は、拡散層上にコンタクトホールを形成後、この
コンタクトホール底の半導体基板に、希ガスイオンある
いは水素イオンを、上記拡散層および第２の拡散層形成
時の不純物注入領域を越えない深さに注入する工程を有
し、その後熱処理を施すものである。
【００１２】この発明の請求項６に係る半導体装置の製
造方法は、コンタクトホールが、半導体記憶装置におけ
るストレージノードコンタクトのために形成するもので
ある。
造方法は、コンタクトホールが、半導体記憶装置におけ
るストレージノードコンタクトのために形成するもので
ある。
【００１３】この発明の請求項７に係る半導体装置の製
造方法は、半導体基板に、ＬＤＤ構造の低濃度ソースド
レイン領域形成のために、不純物イオンを所定の注入角
度を有して斜め注入を行う工程と、上記不純物注入領域
内でこれを越えない深さに、希ガスイオンあるいは水素
イオンを、上記低濃度ソースドレイン領域形成時の注入
角度と同程度の注入角度を有して斜め注入を行う工程
と、ＬＤＤ構造の高濃度ソースドレイン領域形成のため
に不純物イオンを注入する工程と、熱処理を施して、上
記低濃度ソースドレイン領域中に形成された上記希ガス
イオンあるいは水素イオンに起因するボイドにより、上
記半導体基板中の結晶欠陥をゲッタリングする工程とを
有するものである。
造方法は、半導体基板に、ＬＤＤ構造の低濃度ソースド
レイン領域形成のために、不純物イオンを所定の注入角
度を有して斜め注入を行う工程と、上記不純物注入領域
内でこれを越えない深さに、希ガスイオンあるいは水素
イオンを、上記低濃度ソースドレイン領域形成時の注入
角度と同程度の注入角度を有して斜め注入を行う工程
と、ＬＤＤ構造の高濃度ソースドレイン領域形成のため
に不純物イオンを注入する工程と、熱処理を施して、上
記低濃度ソースドレイン領域中に形成された上記希ガス
イオンあるいは水素イオンに起因するボイドにより、上
記半導体基板中の結晶欠陥をゲッタリングする工程とを
有するものである。
【００１４】
実施の形態１．以下、この発明の実施の形態１を図につ
いて説明する。図１および図２はこの発明の実施の形態
１によるＭＯＳＦＥＴの製造方法を示す断面図である。
まず、シリコン単結晶等から成る半導体基板８（以下、
基板８と称す）に、素子分離用の分離酸化膜９を形成
し、基板８上にゲート酸化膜１０を介してゲート電極１
１を、さらにゲート電極１１上にＴＥＯＳ酸化膜１２を
形成する。ＴＥＯＳ酸化膜１２は後工程におけるイオン
注入の際、ゲート酸化膜１０にイオンがはいりこまない
ようにするためのマスクであり、ゲート電極１１が十分
厚ければ必ずしも必要ではない（図１（ａ））。
いて説明する。図１および図２はこの発明の実施の形態
１によるＭＯＳＦＥＴの製造方法を示す断面図である。
まず、シリコン単結晶等から成る半導体基板８（以下、
基板８と称す）に、素子分離用の分離酸化膜９を形成
し、基板８上にゲート酸化膜１０を介してゲート電極１
１を、さらにゲート電極１１上にＴＥＯＳ酸化膜１２を
形成する。ＴＥＯＳ酸化膜１２は後工程におけるイオン
注入の際、ゲート酸化膜１０にイオンがはいりこまない
ようにするためのマスクであり、ゲート電極１１が十分
厚ければ必ずしも必要ではない（図１（ａ））。
【００１５】次に、希ガスイオンとして、ネオン（Ｎ
ｅ）を注入エネルギー；約１０ＫｅＶ、注入量；約５Ｅ
１５ｃｍ-2で注入する。図において１３はソースドレイ
ンにおける希ガス注入領域としてのＮｅ注入領域である
（図１（ｂ））。次に、不純物イオンとしてのひ素を注
入エネルギー；約５０ＫｅＶ、注入量；約４Ｅ１５ｃｍ
-2で注入する。図において１４はソースドレインにおけ
る不純物注入領域となるひ素注入領域である。注入エネ
ルギーとしては、ＮｅのＲｐがひ素のＲｐよりも深くな
らないようにする。本例ではＮｅの１０ＫｅＶ注入時の
Ｒｐは０．０２１μｍ、ひ素の５０ＫｅＶ注入時のＲｐ
は０．０３２μｍであり、上記条件を満たしている。イ
オン注入による基板８の結晶欠陥１５はイオンの注入分
布付近だけでなくさらに深い位置にも形成される（図１
（ｃ））。
ｅ）を注入エネルギー；約１０ＫｅＶ、注入量；約５Ｅ
１５ｃｍ-2で注入する。図において１３はソースドレイ
ンにおける希ガス注入領域としてのＮｅ注入領域である
（図１（ｂ））。次に、不純物イオンとしてのひ素を注
入エネルギー；約５０ＫｅＶ、注入量；約４Ｅ１５ｃｍ
-2で注入する。図において１４はソースドレインにおけ
る不純物注入領域となるひ素注入領域である。注入エネ
ルギーとしては、ＮｅのＲｐがひ素のＲｐよりも深くな
らないようにする。本例ではＮｅの１０ＫｅＶ注入時の
Ｒｐは０．０２１μｍ、ひ素の５０ＫｅＶ注入時のＲｐ
は０．０３２μｍであり、上記条件を満たしている。イ
オン注入による基板８の結晶欠陥１５はイオンの注入分
布付近だけでなくさらに深い位置にも形成される（図１
（ｃ））。
【００１６】次に、熱処理として、８００℃、３０分の
アニールを行うと、希ガスであるＮｅはシリコン中への
固溶度が低いので基板８シリコン中に注入されたＮｅの
大部分はアニール中に基板８表面から抜け出る。Ｎｅの
抜け出たあとやＮｅ注入起因の欠陥がアニール中に集ま
ってボイド１６を形成する。ボイド１６の内面は結合の
手が余っており化学的に活性なので、この過程でひ素注
入起因欠陥等の結晶欠陥１５をゲッタリングする。また
このアニールにより不純物注入領域１４は拡散層として
のソースドレイン領域１７に変成される。ところで、接
合における空乏層中に存在する結晶欠陥１５は接合リー
ク電流の原因になるが、逆バイアス時に空乏層のあまり
伸びないソースドレイン領域１７内にある結晶欠陥１５
は、接合リーク電流に影響しない。すなわちボイド１６
はＮｅのＲｐ付近に形成されソースドレイン領域１７内
にあるので、ボイド１６自体がリーク電流を増すことは
ない。そして、接合の空乏層領域にある欠陥をゲッタリ
ングしてリーク電流を低減する効果がある。また、Ｎｅ
はアニール後には基板８中にほとんど残留しないので、
ソースドレイン領域１７における拡散抵抗やコンタクト
抵抗を上昇させることはない（図１（ｄ））。
アニールを行うと、希ガスであるＮｅはシリコン中への
固溶度が低いので基板８シリコン中に注入されたＮｅの
大部分はアニール中に基板８表面から抜け出る。Ｎｅの
抜け出たあとやＮｅ注入起因の欠陥がアニール中に集ま
ってボイド１６を形成する。ボイド１６の内面は結合の
手が余っており化学的に活性なので、この過程でひ素注
入起因欠陥等の結晶欠陥１５をゲッタリングする。また
このアニールにより不純物注入領域１４は拡散層として
のソースドレイン領域１７に変成される。ところで、接
合における空乏層中に存在する結晶欠陥１５は接合リー
ク電流の原因になるが、逆バイアス時に空乏層のあまり
伸びないソースドレイン領域１７内にある結晶欠陥１５
は、接合リーク電流に影響しない。すなわちボイド１６
はＮｅのＲｐ付近に形成されソースドレイン領域１７内
にあるので、ボイド１６自体がリーク電流を増すことは
ない。そして、接合の空乏層領域にある欠陥をゲッタリ
ングしてリーク電流を低減する効果がある。また、Ｎｅ
はアニール後には基板８中にほとんど残留しないので、
ソースドレイン領域１７における拡散抵抗やコンタクト
抵抗を上昇させることはない（図１（ｄ））。
【００１７】次に、コンタクト部における結晶欠陥のゲ
ッタリングについて図２に基づいて以下に示す。上記図
１で示した一連の工程でソースドレイン領域１７を形成
した後、基板８上の全面に絶縁膜としての層間膜１８を
形成し、この層間膜１８を選択的にエッチングしてソー
スドレイン領域１７上にコンタクトホール１９を形成す
る。このコンタクトホール１９形成のエッチングの際
に、オーバーエッチ等によりコンタクトホール１９の底
にダメージが入り基板８内に結晶欠陥２０が誘起される
（図２（ａ））。
ッタリングについて図２に基づいて以下に示す。上記図
１で示した一連の工程でソースドレイン領域１７を形成
した後、基板８上の全面に絶縁膜としての層間膜１８を
形成し、この層間膜１８を選択的にエッチングしてソー
スドレイン領域１７上にコンタクトホール１９を形成す
る。このコンタクトホール１９形成のエッチングの際
に、オーバーエッチ等によりコンタクトホール１９の底
にダメージが入り基板８内に結晶欠陥２０が誘起される
（図２（ａ））。
【００１８】次に、基板８上からコンタクトホール１９
の底にリンイオンを注入エネルギー；４０ＫｅＶ、注入
量；１Ｅ１４ｃｍ-2で注入し、この後熱処理としてアニ
ールする。このアニールの過程でリン注入やコンタクト
ホール１９エッチングに起因する結晶欠陥２０がソース
ドレイン領域１７内のボイド１６にゲッタリングされ
る。２１はコンタクト部に形成された第２の拡散層とし
てのリン注入拡散層である（図２（ｂ））。次にコンタ
クトホール１９内を電極となるタングステン（Ｗ）２２
等で埋め込む（図２（ｃ））。実際のデバイスでは、さ
らにアルミ配線工程等があるが、本発明とは関連がない
ので、説明は省略した。
の底にリンイオンを注入エネルギー；４０ＫｅＶ、注入
量；１Ｅ１４ｃｍ-2で注入し、この後熱処理としてアニ
ールする。このアニールの過程でリン注入やコンタクト
ホール１９エッチングに起因する結晶欠陥２０がソース
ドレイン領域１７内のボイド１６にゲッタリングされ
る。２１はコンタクト部に形成された第２の拡散層とし
てのリン注入拡散層である（図２（ｂ））。次にコンタ
クトホール１９内を電極となるタングステン（Ｗ）２２
等で埋め込む（図２（ｃ））。実際のデバイスでは、さ
らにアルミ配線工程等があるが、本発明とは関連がない
ので、説明は省略した。
【００１９】尚、上記実施の形態ではソースドレイン領
域１７のＮｅ注入とひ素注入の後にアニールを行った
が、Ｎｅ注入後にアニールを行ってからひ素を注入し、
さらにゲッタリングのためのアニールを行っても良い。
この場合、Ｎｅ注入後のアニールでＮｅが基板８から抜
けてボイド１６が形成される。既にボイド１６が形成さ
れた状態でひ素注入を行っても、その後のアニールによ
り結晶欠陥１５はボイド１６にゲッタリングされる。
域１７のＮｅ注入とひ素注入の後にアニールを行った
が、Ｎｅ注入後にアニールを行ってからひ素を注入し、
さらにゲッタリングのためのアニールを行っても良い。
この場合、Ｎｅ注入後のアニールでＮｅが基板８から抜
けてボイド１６が形成される。既にボイド１６が形成さ
れた状態でひ素注入を行っても、その後のアニールによ
り結晶欠陥１５はボイド１６にゲッタリングされる。
【００２０】また、上記実施の形態ではソースドレイン
領域１７にＮｅ注入を行ってからひ素注入を行ったが、
ひ素注入をＮｅ注入よりも先に行っても良い。但し、浅
い接合を形成する場合は、上記のように先にＮｅを注入
した方が有利である。なぜなら、Ｎｅの高ドーズ注入に
よりソースドレイン領域１７はアモルファス化されて、
ひ素注入時のチャネリングを抑制するからである。本実
施の形態はＮＭＯＳを用いて説明しているが、ＰＭＯＳ
でボロンによりソースドレイン領域１７を形成する場合
はチャネリングの影響が大きいので、Ｎｅをボロンより
先に注入する方が望ましい。
領域１７にＮｅ注入を行ってからひ素注入を行ったが、
ひ素注入をＮｅ注入よりも先に行っても良い。但し、浅
い接合を形成する場合は、上記のように先にＮｅを注入
した方が有利である。なぜなら、Ｎｅの高ドーズ注入に
よりソースドレイン領域１７はアモルファス化されて、
ひ素注入時のチャネリングを抑制するからである。本実
施の形態はＮＭＯＳを用いて説明しているが、ＰＭＯＳ
でボロンによりソースドレイン領域１７を形成する場合
はチャネリングの影響が大きいので、Ｎｅをボロンより
先に注入する方が望ましい。
【００２１】また、コンタクトホール１９形成後に形成
される、コンタクト抵抗低減のためのリン注入拡散層２
１は必ずしも必要のなものではないが、リン注入を省略
した場合でも、コンタクトホール１９形成後にアニール
することにより、コンタクトホール１９エッチングに起
因する結晶欠陥２０がボイド１６にゲッタリングされ
る。
される、コンタクト抵抗低減のためのリン注入拡散層２
１は必ずしも必要のなものではないが、リン注入を省略
した場合でも、コンタクトホール１９形成後にアニール
することにより、コンタクトホール１９エッチングに起
因する結晶欠陥２０がボイド１６にゲッタリングされ
る。
【００２２】また、上記形態例のコンタクト部への適用
においては、ソースドレイン領域１７形成のための注入
時に形成したボイド１６を利用したが、コンタクトホー
ル１９の底部にＮｅイオンを注入して所望の深さにボイ
ドを形成し、コンタクト部でのゲッタリング効果をさら
に増すことも可能である。このときのＮｅ注入のＲｐ
も、リン注入拡散層２１形成のためのリン注入のＲｐよ
りも深くならないようにする。リン注入拡散層２１が浅
く形成されてソースドレイン領域１７内に含まれる様な
場合は、ソースドレイン領域１７の接合を越えない様に
Ｎｅ注入を行う。
においては、ソースドレイン領域１７形成のための注入
時に形成したボイド１６を利用したが、コンタクトホー
ル１９の底部にＮｅイオンを注入して所望の深さにボイ
ドを形成し、コンタクト部でのゲッタリング効果をさら
に増すことも可能である。このときのＮｅ注入のＲｐ
も、リン注入拡散層２１形成のためのリン注入のＲｐよ
りも深くならないようにする。リン注入拡散層２１が浅
く形成されてソースドレイン領域１７内に含まれる様な
場合は、ソースドレイン領域１７の接合を越えない様に
Ｎｅ注入を行う。
【００２３】実施の形態２．次にこの発明をＤＲＡＭの
メモリセルに適用した例を図３に基づいて以下に示す。
ここでは、ＤＲＡＭのリフレッシュ特性に特に影響を与
えるストレージノードのコンタクト部における結晶欠陥
のゲッタリングについて説明する。図において、８〜１
２、１７〜１９、および２１は上記実施の形態１と同じ
もの、１７ａはソースドレイン接合、２１ａはコンタク
ト接合、２３はゲート電極１１のサイドウォール、２４
はビットライン、２５はストレージノード、２６は絶縁
膜としての第２の層間膜、２７はストレージノード２５
を接続するためのコンタクトホール、２８はリン注入拡
散層２１中に発生したボイドである。
メモリセルに適用した例を図３に基づいて以下に示す。
ここでは、ＤＲＡＭのリフレッシュ特性に特に影響を与
えるストレージノードのコンタクト部における結晶欠陥
のゲッタリングについて説明する。図において、８〜１
２、１７〜１９、および２１は上記実施の形態１と同じ
もの、１７ａはソースドレイン接合、２１ａはコンタク
ト接合、２３はゲート電極１１のサイドウォール、２４
はビットライン、２５はストレージノード、２６は絶縁
膜としての第２の層間膜、２７はストレージノード２５
を接続するためのコンタクトホール、２８はリン注入拡
散層２１中に発生したボイドである。
【００２４】まず公知の方法により、基板８にゲート電
極構造１０〜１２、２３とソースドレイン領域１７とか
ら成るメモリトランジスタを形成した後、層間膜１８を
形成し、この層間膜１８にコンタクトホール１９を開口
して、コンタクトホール１９を介してソースドレイン領
域１７の一方に接続するビットライン２４を形成する。
次に、第２の層間膜２６を形成した後、第２の層間膜２
６およびその下の層間膜１８を選択的にエッチングして
ソースドレイン領域１７の他方の上にコンタクトホール
２７を開口する。
極構造１０〜１２、２３とソースドレイン領域１７とか
ら成るメモリトランジスタを形成した後、層間膜１８を
形成し、この層間膜１８にコンタクトホール１９を開口
して、コンタクトホール１９を介してソースドレイン領
域１７の一方に接続するビットライン２４を形成する。
次に、第２の層間膜２６を形成した後、第２の層間膜２
６およびその下の層間膜１８を選択的にエッチングして
ソースドレイン領域１７の他方の上にコンタクトホール
２７を開口する。
【００２５】次に、基板８上からコンタクトホール２７
底に、Ｎｅイオンを注入エネルギー；１０ＫｅＶ〜２０
ＫｅＶ、注入量；５Ｅ１５ｃｍ-2で注入する。Ｎｅ注入
のＲｐは注入エネルギーが１０ＫｅＶ時で０．０２１μ
ｍ、２０ＫｅＶ時で０．０４３μｍである。次に、リン
イオンを注入エネルギー；４０ＫｅＶ、注入量；１Ｅ１
４ｃｍ-2で注入し、その後熱処理として８００℃で３０
分程度アニールする。リン注入のＲｐは０．０４９μｍ
であり、Ｎｅイオンの分布がリンイオンに比べて浅く形
成されるように、注入エネルギーが設定されるものであ
る。このアニール工程によって、Ｎｅの大部分は基板８
表面から抜け出し、Ｎｅの抜け出たあとやＮｅ注入起因
の欠陥が集まってボイド２８を形成し、さらにこのボイ
ド２８が結晶欠陥をゲッタリングする。次に、ポリシリ
コンから成るストレージノード２５を、コンタクトホー
ル２７を介してソースドレイン領域１７と接続するよう
に形成する。この後メモリセルキャパシタの形成を行う
が、説明を省略する。
底に、Ｎｅイオンを注入エネルギー；１０ＫｅＶ〜２０
ＫｅＶ、注入量；５Ｅ１５ｃｍ-2で注入する。Ｎｅ注入
のＲｐは注入エネルギーが１０ＫｅＶ時で０．０２１μ
ｍ、２０ＫｅＶ時で０．０４３μｍである。次に、リン
イオンを注入エネルギー；４０ＫｅＶ、注入量；１Ｅ１
４ｃｍ-2で注入し、その後熱処理として８００℃で３０
分程度アニールする。リン注入のＲｐは０．０４９μｍ
であり、Ｎｅイオンの分布がリンイオンに比べて浅く形
成されるように、注入エネルギーが設定されるものであ
る。このアニール工程によって、Ｎｅの大部分は基板８
表面から抜け出し、Ｎｅの抜け出たあとやＮｅ注入起因
の欠陥が集まってボイド２８を形成し、さらにこのボイ
ド２８が結晶欠陥をゲッタリングする。次に、ポリシリ
コンから成るストレージノード２５を、コンタクトホー
ル２７を介してソースドレイン領域１７と接続するよう
に形成する。この後メモリセルキャパシタの形成を行う
が、説明を省略する。
【００２６】一般的にストレージノード２５のコンタク
トホール２７エッチング時にはオーバーエッチ等により
基板８に結晶欠陥が生じ、ソースドレイン接合１７ａあ
るいはコンタクト接合２１ａのリーク電流の一因とな
り、ストレージノード２５から電荷が抜ける原因とな
る。その結果、ＤＲＡＭのリフレッシュ特性が悪化す
る。しかし、本実施の形態では、コンタクトホール２７
底部にＮｅ注入によるボイド２８を形成し、ゲッタリン
グサイトとして利用しているので、それらの結晶欠陥を
ゲッタリングしてリーク電流を低減できる。また、ボイ
ド２８は接合１７ａ、２１ａよりも浅く形成しているの
でボイド２８の存在自体はリークに悪影響を及ぼさな
い。また、Ｎｅはアニール中に基板８から大部分抜け出
るのでストレージノード２５とのコンタクト抵抗やソー
スドレイン抵抗が高くなることもない。
トホール２７エッチング時にはオーバーエッチ等により
基板８に結晶欠陥が生じ、ソースドレイン接合１７ａあ
るいはコンタクト接合２１ａのリーク電流の一因とな
り、ストレージノード２５から電荷が抜ける原因とな
る。その結果、ＤＲＡＭのリフレッシュ特性が悪化す
る。しかし、本実施の形態では、コンタクトホール２７
底部にＮｅ注入によるボイド２８を形成し、ゲッタリン
グサイトとして利用しているので、それらの結晶欠陥を
ゲッタリングしてリーク電流を低減できる。また、ボイ
ド２８は接合１７ａ、２１ａよりも浅く形成しているの
でボイド２８の存在自体はリークに悪影響を及ぼさな
い。また、Ｎｅはアニール中に基板８から大部分抜け出
るのでストレージノード２５とのコンタクト抵抗やソー
スドレイン抵抗が高くなることもない。
【００２７】なお、ここではＮｅ注入後にリン注入を行
う例を示したが、このリン注入は必ずしも必要ではな
く、省略することも可能である。リン注入を省略する場
合は、コンタクト接合２１ａはソースドレイン接合１７
ａと一致する。あるいは、ストレージノード２５のポリ
シリコン中のリンが基板８へ固相拡散して接合を形成す
る場合もある。
う例を示したが、このリン注入は必ずしも必要ではな
く、省略することも可能である。リン注入を省略する場
合は、コンタクト接合２１ａはソースドレイン接合１７
ａと一致する。あるいは、ストレージノード２５のポリ
シリコン中のリンが基板８へ固相拡散して接合を形成す
る場合もある。
【００２８】実施の形態３．上記実施の形態２ではスト
レージノード２５のコンタクトホール２７の底にのみボ
イド２８を形成し、ゲッタリングサイトとして利用した
が、本実施の形態ではソースドレイン領域１７形成の際
に形成したボイド２８ａを利用して、ストレージノード
２５のコンタクト部付近の結晶欠陥をゲッタリングす
る。図４はこの発明の実施の形態３によるＤＲＡＭのメ
モリセルの構造および製造方法を示す断面図である。図
４において図３と同一番号は同一部分または相当部分を
示す。
レージノード２５のコンタクトホール２７の底にのみボ
イド２８を形成し、ゲッタリングサイトとして利用した
が、本実施の形態ではソースドレイン領域１７形成の際
に形成したボイド２８ａを利用して、ストレージノード
２５のコンタクト部付近の結晶欠陥をゲッタリングす
る。図４はこの発明の実施の形態３によるＤＲＡＭのメ
モリセルの構造および製造方法を示す断面図である。図
４において図３と同一番号は同一部分または相当部分を
示す。
【００２９】この実施の形態では、上記実施の形態１で
示したフローと同様に、ソースドレイン領域１７形成工
程でＮｅを注入し、ボイド２８ａを形成する。従って、
ボイド２８ａはソースドレイン接合１７ａに沿って形成
される。このボイド２８ａはソースドレイン接合１７ａ
よりも浅く、また、コンタクト接合２１ａよりも浅くな
るように注入エネルギーを設定しているので（例えばＮ
ｅ：１０ＫｅＶ、ソースドレインＡｓ：５０ＫｅＶ、コ
ンタクトＰ：４０ＫｅＶ）リーク電流に悪影響を及ぼさ
ず、ゲッタリングにより周囲の結晶欠陥を引き寄せてリ
ーク電流を低減させる。また、Ｎｅは基板８中にほとん
ど残留しないのでコンタクト抵抗が高くなることもな
い。尚、ボイド２８ａ形成のためのアニールはソースド
レイン領域１７形成のための注入直後に行う必要はな
く、後の工程例えばストレージノード２５コンタクトホ
ール底のリン注入後でも良い。
示したフローと同様に、ソースドレイン領域１７形成工
程でＮｅを注入し、ボイド２８ａを形成する。従って、
ボイド２８ａはソースドレイン接合１７ａに沿って形成
される。このボイド２８ａはソースドレイン接合１７ａ
よりも浅く、また、コンタクト接合２１ａよりも浅くな
るように注入エネルギーを設定しているので（例えばＮ
ｅ：１０ＫｅＶ、ソースドレインＡｓ：５０ＫｅＶ、コ
ンタクトＰ：４０ＫｅＶ）リーク電流に悪影響を及ぼさ
ず、ゲッタリングにより周囲の結晶欠陥を引き寄せてリ
ーク電流を低減させる。また、Ｎｅは基板８中にほとん
ど残留しないのでコンタクト抵抗が高くなることもな
い。尚、ボイド２８ａ形成のためのアニールはソースド
レイン領域１７形成のための注入直後に行う必要はな
く、後の工程例えばストレージノード２５コンタクトホ
ール底のリン注入後でも良い。
【００３０】実施の形態４．次に、この発明の実施の形
態４によるＭＯＳＦＥＴの製造方法を図５に基づいて以
下に示す。この実施の形態では、この発明をソースドレ
イン領域がゲート電極とオーバーラップして形成された
ＭＯＳＦＥＴに適用する例を説明する。基板８に、ゲー
ト酸化膜１０を介してゲート電極１１を形成した後、ま
ず、基板８上からＮｅイオンを４５゜の注入角度で斜め
から５Ｅ１５ｃｍ-2の注入量で注入する。次にＡｓイオ
ンを注入エネルギー；４０ＫｅＶで４５゜の注入角度で
斜めから３Ｅ１２ｃｍ-2の注入量で注入してゲート電極
１１にオーバーラップする低濃度ソースドレイン領域２
９を形成する。この時も後工程の熱処理後にＮｅ注入に
起因して形成されるボイド３０が低濃度ソースドレイン
領域２９の中に含まれるように、Ｎｅの注入エネルギー
を選んでいる（図５（ａ））。
態４によるＭＯＳＦＥＴの製造方法を図５に基づいて以
下に示す。この実施の形態では、この発明をソースドレ
イン領域がゲート電極とオーバーラップして形成された
ＭＯＳＦＥＴに適用する例を説明する。基板８に、ゲー
ト酸化膜１０を介してゲート電極１１を形成した後、ま
ず、基板８上からＮｅイオンを４５゜の注入角度で斜め
から５Ｅ１５ｃｍ-2の注入量で注入する。次にＡｓイオ
ンを注入エネルギー；４０ＫｅＶで４５゜の注入角度で
斜めから３Ｅ１２ｃｍ-2の注入量で注入してゲート電極
１１にオーバーラップする低濃度ソースドレイン領域２
９を形成する。この時も後工程の熱処理後にＮｅ注入に
起因して形成されるボイド３０が低濃度ソースドレイン
領域２９の中に含まれるように、Ｎｅの注入エネルギー
を選んでいる（図５（ａ））。
【００３１】次にサイドウォール２３を形成した後（図
５（ｂ））、基板８上からＡｓイオンを０゜の注入角度
で注入エネルギー；５０ＫｅＶ、注入量；４Ｅ１５ｃｍ
-2で注入し、その後熱処理としてアニールして高濃度ソ
ースドレイン領域３１を形成する。このアニール中にボ
イド３０が形成されるわけであるが、本実施の形態では
Ｎｅを４５゜の斜め注入しているので、低濃度ソースド
レイン領域２９のチャネル側端部にもボイド３０が形成
されるという特徴がある。このボイド３０はチャネルの
結晶欠陥をゲッタリングし、チャネルの結晶性を向上さ
せて、チャネルコンダクタンスを上昇させるという効果
がある。また、ボイド３０は低濃度ソースドレイン領域
２９に沿って形成されており、チャネル側端部のみにあ
るわけではない。ソースドレイン接合に平行に形成され
たボイド３０は、低濃度および高濃度のソースドレイン
領域２９、３１形成時の結晶欠陥をゲッタリングするこ
とが可能である。
５（ｂ））、基板８上からＡｓイオンを０゜の注入角度
で注入エネルギー；５０ＫｅＶ、注入量；４Ｅ１５ｃｍ
-2で注入し、その後熱処理としてアニールして高濃度ソ
ースドレイン領域３１を形成する。このアニール中にボ
イド３０が形成されるわけであるが、本実施の形態では
Ｎｅを４５゜の斜め注入しているので、低濃度ソースド
レイン領域２９のチャネル側端部にもボイド３０が形成
されるという特徴がある。このボイド３０はチャネルの
結晶欠陥をゲッタリングし、チャネルの結晶性を向上さ
せて、チャネルコンダクタンスを上昇させるという効果
がある。また、ボイド３０は低濃度ソースドレイン領域
２９に沿って形成されており、チャネル側端部のみにあ
るわけではない。ソースドレイン接合に平行に形成され
たボイド３０は、低濃度および高濃度のソースドレイン
領域２９、３１形成時の結晶欠陥をゲッタリングするこ
とが可能である。
【００３２】次に、層間膜１８を形成して、選択的にエ
ッチングすることにより、ソースドレイン領域２９、３
１上にコンタクトホール１９を形成する。この場合も、
ボイド３０により、基板８のコンタクト部付近の結晶欠
陥をゲッタリングしてコンタクト接合のリーク電流を低
減することが可能である。また、Ｎｅは基板８中にほと
んど残留しないので、ソースドレイン領域２９、３１の
拡散抵抗やコンタクト抵抗は上昇しない（図５
（ｄ））。
ッチングすることにより、ソースドレイン領域２９、３
１上にコンタクトホール１９を形成する。この場合も、
ボイド３０により、基板８のコンタクト部付近の結晶欠
陥をゲッタリングしてコンタクト接合のリーク電流を低
減することが可能である。また、Ｎｅは基板８中にほと
んど残留しないので、ソースドレイン領域２９、３１の
拡散抵抗やコンタクト抵抗は上昇しない（図５
（ｄ））。
【００３３】尚、上記実施の形態１〜４はすべてＮＭＯ
Ｓを例にとって説明したが、ＰＭＯＳについても同様の
効果が期待できる。
Ｓを例にとって説明したが、ＰＭＯＳについても同様の
効果が期待できる。
【００３４】また、上記実施の形態ではＮｅを用いた
が、他の希ガスイオン、すなわち、ヘリウム（Ｈｅ）、
アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘ
ｅ）、ラドン（Ｒｎ）を用いても良い。また、希ガスで
はないが水素（Ｈ）でも良い。これらの元素はシリコン
への固溶度が低く、注入後のアニールによりボイドを形
成する。但し、ボイド形成に必要な注入量はイオン種に
より異なり、例えば水素では１Ｅ１６ｃｍ-2以上必要で
ある。また、注入エネルギーはＲｐが接合よりも浅くな
るように選ぶ。
が、他の希ガスイオン、すなわち、ヘリウム（Ｈｅ）、
アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘ
ｅ）、ラドン（Ｒｎ）を用いても良い。また、希ガスで
はないが水素（Ｈ）でも良い。これらの元素はシリコン
への固溶度が低く、注入後のアニールによりボイドを形
成する。但し、ボイド形成に必要な注入量はイオン種に
より異なり、例えば水素では１Ｅ１６ｃｍ-2以上必要で
ある。また、注入エネルギーはＲｐが接合よりも浅くな
るように選ぶ。
【００３５】また、上記実施の形態はすべてイオン注入
により希ガスイオンを注入したが、プラズマドーピン
グ、イオンシャワードーピングを用いても良い。
により希ガスイオンを注入したが、プラズマドーピン
グ、イオンシャワードーピングを用いても良い。
【００３６】
【発明の効果】以上のようにこの発明によると、拡散層
中に希ガスイオンあるいは水素イオンを注入して熱処理
を施すことにより、結晶欠陥をゲッタリングするため、
拡散層の抵抗および電極とのコンタクト抵抗を上昇させ
ることなく接合のリーク電流を低減でき、微細化、高速
化に適した信頼性の高い半導体装置が得られる。
中に希ガスイオンあるいは水素イオンを注入して熱処理
を施すことにより、結晶欠陥をゲッタリングするため、
拡散層の抵抗および電極とのコンタクト抵抗を上昇させ
ることなく接合のリーク電流を低減でき、微細化、高速
化に適した信頼性の高い半導体装置が得られる。
【００３７】またこの発明によると、希ガスイオンある
いは水素イオンの注入を、拡散層形成のための不純物イ
オンの注入に先立って行うため、拡散層形成時のチャネ
リングを抑制でき、半導体装置の信頼性がさらに向上す
る。
いは水素イオンの注入を、拡散層形成のための不純物イ
オンの注入に先立って行うため、拡散層形成時のチャネ
リングを抑制でき、半導体装置の信頼性がさらに向上す
る。
【００３８】またこの発明によると、拡散層上にコンタ
クトホールを形成した後熱処理を施して結晶欠陥をゲッ
タリングするため、コンタクトホール形成時の結晶欠陥
を修復でき拡散層の抵抗および電極とのコンタクト抵抗
を上昇させることなく接合のリーク電流を低減でき、微
細化、高速化に適した信頼性の高い半導体装置が得られ
る。
クトホールを形成した後熱処理を施して結晶欠陥をゲッ
タリングするため、コンタクトホール形成時の結晶欠陥
を修復でき拡散層の抵抗および電極とのコンタクト抵抗
を上昇させることなく接合のリーク電流を低減でき、微
細化、高速化に適した信頼性の高い半導体装置が得られ
る。
【００３９】またこの発明によると、コンタクトホール
形成後、第２の拡散層形成のための不純物イオンの注入
を行い、その後熱処理を施すため、コンタクトホール形
成時および不純物イオン注入時の結晶欠陥を修復でき拡
散層の抵抗および電極とのコンタクト抵抗を上昇させる
ことなく接合のリーク電流を低減でき、微細化、高速化
に適した信頼性の高い半導体装置が得られる。
形成後、第２の拡散層形成のための不純物イオンの注入
を行い、その後熱処理を施すため、コンタクトホール形
成時および不純物イオン注入時の結晶欠陥を修復でき拡
散層の抵抗および電極とのコンタクト抵抗を上昇させる
ことなく接合のリーク電流を低減でき、微細化、高速化
に適した信頼性の高い半導体装置が得られる。
【００４０】またこの発明によると、コンタクトホール
底の半導体基板に、希ガスイオンあるいは水素イオンを
注入して熱処理を施すため、コンタクト部における結晶
欠陥のゲッタリングが効果的に行え、半導体装置の信頼
性がさらに向上する。
底の半導体基板に、希ガスイオンあるいは水素イオンを
注入して熱処理を施すため、コンタクト部における結晶
欠陥のゲッタリングが効果的に行え、半導体装置の信頼
性がさらに向上する。
【００４１】またこの発明によると、半導体記憶装置に
おけるストレージノードコンタクト部において、希ガス
イオンあるいは水素イオンに起因するボイドにより結晶
欠陥をゲッタリングするため、リフレッシュ特性の向上
した信頼性の高い半導体記憶装置が得られる。
おけるストレージノードコンタクト部において、希ガス
イオンあるいは水素イオンに起因するボイドにより結晶
欠陥をゲッタリングするため、リフレッシュ特性の向上
した信頼性の高い半導体記憶装置が得られる。
【００４２】またこの発明によると、ＬＤＤ構造の低濃
度ソースドレイン領域を斜め注入で形成し、この低濃度
ソースドレイン領域中に、斜め注入で希ガスイオンある
いは水素イオンを注入して熱処理を施すことにより、結
晶欠陥をゲッタリングするため、ソースドレイン領域の
拡散抵抗および電極とのコンタクト抵抗を上昇させるこ
となく、接合のリーク電流を低減できるとともに、特に
チャネルの結晶性向上によりチャネルコンダクタンスの
向上が図れ、微細化、高速化に適した信頼性の高い半導
体装置が得られる。
度ソースドレイン領域を斜め注入で形成し、この低濃度
ソースドレイン領域中に、斜め注入で希ガスイオンある
いは水素イオンを注入して熱処理を施すことにより、結
晶欠陥をゲッタリングするため、ソースドレイン領域の
拡散抵抗および電極とのコンタクト抵抗を上昇させるこ
となく、接合のリーク電流を低減できるとともに、特に
チャネルの結晶性向上によりチャネルコンダクタンスの
向上が図れ、微細化、高速化に適した信頼性の高い半導
体装置が得られる。
【図１】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】 この発明の実施の形態２による半導体装置の
構造および製造方法を示す断面図である。
構造および製造方法を示す断面図である。
【図４】 この発明の実施の形態３による半導体装置の
構造および製造方法を示す断面図である。
構造および製造方法を示す断面図である。
【図５】 この発明の実施の形態４による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
８ 半導体基板、１３ 希ガス注入領域、１４ 不純物
注入領域としてのひ素注入領域、１５ 結晶欠陥、１６
ボイド、１７ 拡散層としてのソースドレイン領域、
１８ 絶縁膜としての層間膜、１９ コンタクトホー
ル、２０ 結晶欠陥、２１ 第２の拡散層としてのリン
注入拡散層、２２ 電極としてのタングステン、２６
絶縁膜としての第２の層間膜、２７ コンタクトホー
ル、２８，２８ａ ボイド、２９ 低濃度ソースドレイ
ン領域、３０ ボイド。
注入領域としてのひ素注入領域、１５ 結晶欠陥、１６
ボイド、１７ 拡散層としてのソースドレイン領域、
１８ 絶縁膜としての層間膜、１９ コンタクトホー
ル、２０ 結晶欠陥、２１ 第２の拡散層としてのリン
注入拡散層、２２ 電極としてのタングステン、２６
絶縁膜としての第２の層間膜、２７ コンタクトホー
ル、２８，２８ａ ボイド、２９ 低濃度ソースドレイ
ン領域、３０ ボイド。
Claims (7)
- 【請求項１】 半導体基板に、拡散層形成のために不純
物イオンを注入する工程と、上記不純物注入領域内で、
これを越えない深さに希ガスイオンあるいは水素イオン
を注入する工程と、熱処理を施して、上記拡散層中に形
成された上記希ガスイオンあるいは水素イオンに起因す
るボイドにより、上記半導体基板中の結晶欠陥をゲッタ
リングする工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 希ガスイオンあるいは水素イオンの注入
を、拡散層形成のための不純物イオンの注入に先立って
行うことを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 拡散層の電極形成のために、半導体基板
上に絶縁膜を形成し、この絶縁膜をエッチングして上記
拡散層上にコンタクトホールを形成する工程を有し、そ
の後熱処理を施して、上記拡散層中のボイドにより上記
半導体基板中の結晶欠陥をゲッタリングすることを特徴
とする請求項１または２記載の半導体装置の製造方法。 - 【請求項４】 拡散層上にコンタクトホールを形成後、
このコンタクトホール底の半導体基板に、第２の拡散層
形成のために不純物イオンを注入する工程を有し、その
後熱処理を施すことを特徴とする請求項３記載の半導体
装置の製造方法。 - 【請求項５】 拡散層上にコンタクトホールを形成後、
このコンタクトホール底の半導体基板に、希ガスイオン
あるいは水素イオンを、上記拡散層および第２の拡散層
形成時の不純物注入領域を越えない深さに注入する工程
を有し、その後熱処理を施すことを特徴とする請求項４
記載の半導体装置の製造方法。 - 【請求項６】 コンタクトホールが、半導体記憶装置に
おけるストレージノードコンタクトのために形成するも
のであることを特徴とする請求項３〜５のいずれかに記
載の半導体装置の製造方法。 - 【請求項７】 半導体基板に、ＬＤＤ構造の低濃度ソー
スドレイン領域形成のために、不純物イオンを所定の注
入角度を有して斜め注入を行う工程と、上記不純物注入
領域内でこれを越えない深さに、希ガスイオンあるいは
水素イオンを、上記低濃度ソースドレイン領域形成時の
注入角度と同程度の注入角度を有して斜め注入を行う工
程と、ＬＤＤ構造の高濃度ソースドレイン領域形成のた
めに不純物イオンを注入する工程と、熱処理を施して、
上記低濃度ソースドレイン領域中に形成された上記希ガ
スイオンあるいは水素イオンに起因するボイドにより、
上記半導体基板中の結晶欠陥をゲッタリングする工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9214979A JPH1167682A (ja) | 1997-08-08 | 1997-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9214979A JPH1167682A (ja) | 1997-08-08 | 1997-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167682A true JPH1167682A (ja) | 1999-03-09 |
Family
ID=16664718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9214979A Pending JPH1167682A (ja) | 1997-08-08 | 1997-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167682A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2791180A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication |
| JP2006093175A (ja) * | 2004-09-21 | 2006-04-06 | Sony Corp | 固体撮像素子及びその製造方法 |
| US7226846B2 (en) | 2004-01-07 | 2007-06-05 | Oki Electric Industry Co., Ltd. | Method of dry etching semiconductor substrate to reduce crystal defects in a trench |
| JP2010034488A (ja) * | 2008-07-24 | 2010-02-12 | Internatl Business Mach Corp <Ibm> | 自己整合損傷層を有するデバイス構造体及びそのデバイス構造体の形成方法 |
| JP2015050425A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP2015050424A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP2015115332A (ja) * | 2013-12-06 | 2015-06-22 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法 |
-
1997
- 1997-08-08 JP JP9214979A patent/JPH1167682A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2791180A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication |
| EP1039546A1 (fr) * | 1999-03-19 | 2000-09-27 | France Telecom | Dispositif semi-conducteur à courant de fuite réduit et son procédé de fabrication |
| US7226846B2 (en) | 2004-01-07 | 2007-06-05 | Oki Electric Industry Co., Ltd. | Method of dry etching semiconductor substrate to reduce crystal defects in a trench |
| JP2006093175A (ja) * | 2004-09-21 | 2006-04-06 | Sony Corp | 固体撮像素子及びその製造方法 |
| JP2010034488A (ja) * | 2008-07-24 | 2010-02-12 | Internatl Business Mach Corp <Ibm> | 自己整合損傷層を有するデバイス構造体及びそのデバイス構造体の形成方法 |
| US7795679B2 (en) | 2008-07-24 | 2010-09-14 | International Business Machines Corporation | Device structures with a self-aligned damage layer and methods for forming such device structures |
| JP2011097082A (ja) * | 2008-07-24 | 2011-05-12 | Internatl Business Mach Corp <Ibm> | 自己整合損傷層を有するデバイス構造体の形成方法 |
| JP2015050425A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP2015050424A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP2015115332A (ja) * | 2013-12-06 | 2015-06-22 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6033998A (en) | Method of forming variable thickness gate dielectrics | |
| KR100389899B1 (ko) | 핫-캐리어 효과 제한 트랜지스터 게이트 형성 및 그 트랜지스터 | |
| US5966605A (en) | Reduction of poly depletion in semiconductor integrated circuits | |
| KR0137625B1 (ko) | 매립 채널형 mos 트랜지스터 및 그 제조방법 | |
| KR20000076854A (ko) | 반도체 장치의 제조방법 | |
| KR100563398B1 (ko) | 얇은 게이트 산화물 ｍｏｓｆｅｔｓ에서 게이트 유도 드레인 누설(ｇｉｄｌ) 전류의 감소방법 및 디바이스 | |
| US6069063A (en) | Method to form polysilicon resistors shielded from hydrogen intrusion | |
| US6833589B2 (en) | Method for manufacturing field effect transistor | |
| JPH1167682A (ja) | 半導体装置の製造方法 | |
| KR101022854B1 (ko) | 도핑된 고유전 측벽 스페이서들을 구비한 전계 효과트랜지스터의 드레인/소스 확장 구조 | |
| US6124187A (en) | Method of fabricating semiconductor device | |
| US7129141B2 (en) | Method for manufacturing a semiconductor device having a low junction leakage current | |
| US20020028558A1 (en) | Method for forming gate electrode of MOS type transistor | |
| JPH10214970A (ja) | 半導体装置およびその製造方法 | |
| JP3061025B2 (ja) | 半導体装置の製造方法 | |
| JP2865045B2 (ja) | 半導体装置の製造方法 | |
| JP2004031494A (ja) | 電界効果型トランジスタの製造方法 | |
| KR100875039B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3808814B2 (ja) | 半導体装置の製造方法 | |
| KR100677774B1 (ko) | 반도체 소자의 제조방법 | |
| KR100393964B1 (ko) | 에스램 소자의 게이트 형성 방법 | |
| KR100338820B1 (ko) | 모스형 트랜지스터의 소오스/드레인 형성 방법 | |
| JPH0964346A (ja) | 半導体装置の製造方法 | |
| JPH05291573A (ja) | 半導体装置およびその製造方法 | |
| KR100459930B1 (ko) | 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070522 |