JPH1167682A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】
【課題】 半導体装置の接合リーク電流低減のためのゲ
ッタリングにおいて、窒素注入によるゲッタリングで
は、残留窒素により拡散層抵抗やコンタクト抵抗の上昇
を招くものであった。 【解決手段】 拡散層17中に希ガスイオンあるいは水
素イオンを注入して熱処理を施すことにより、注入され
た上記イオンを基板8から放出すると共にボイド16を
発生させて、このボイド16により結晶欠陥をゲッタリ
ングする。
ッタリングにおいて、窒素注入によるゲッタリングで
は、残留窒素により拡散層抵抗やコンタクト抵抗の上昇
を招くものであった。 【解決手段】 拡散層17中に希ガスイオンあるいは水
素イオンを注入して熱処理を施すことにより、注入され
た上記イオンを基板8から放出すると共にボイド16を
発生させて、このボイド16により結晶欠陥をゲッタリ
ングする。
Description
【0001】
【発明の属する技術分野】この発明は半導体装置に関
し、特に結晶欠陥等のゲッタリング技術に関するもので
ある。
し、特に結晶欠陥等のゲッタリング技術に関するもので
ある。
【0002】
【従来の技術】半導体素子の微細化・高集積化に伴い接
合リーク電流の低減が重要になっている。特にDRAM
においては、接合リーク電流が多いとメモリセルキャパ
シタから電荷が漏れてリフレッシュ特性が悪くなること
が知られている。微細化・高集積化に伴い接合リーク電
流が上昇する原因としては、浅い接合を形成しなければ
ならず、接合の位置とイオン注入誘起欠陥とが近くなっ
たこと、また、それらの欠陥がプロセスの低温化により
十分に回復しないことなどが挙げられる。従来のリーク
電流を低減する方法として、例えば1995Symposium on V
LSITechnology Digest of Technical Papers pp19-20の
“Highly Reliable 0.15μm MOSFETs with Surface Pr
oximity Gettering and Nitrided Oxide Spacer Using
Nitrogen Implantation”に記載してある窒素イオン注
入を用いた近接ゲッタリング法がある。まず、この方法
について簡単に説明する。
合リーク電流の低減が重要になっている。特にDRAM
においては、接合リーク電流が多いとメモリセルキャパ
シタから電荷が漏れてリフレッシュ特性が悪くなること
が知られている。微細化・高集積化に伴い接合リーク電
流が上昇する原因としては、浅い接合を形成しなければ
ならず、接合の位置とイオン注入誘起欠陥とが近くなっ
たこと、また、それらの欠陥がプロセスの低温化により
十分に回復しないことなどが挙げられる。従来のリーク
電流を低減する方法として、例えば1995Symposium on V
LSITechnology Digest of Technical Papers pp19-20の
“Highly Reliable 0.15μm MOSFETs with Surface Pr
oximity Gettering and Nitrided Oxide Spacer Using
Nitrogen Implantation”に記載してある窒素イオン注
入を用いた近接ゲッタリング法がある。まず、この方法
について簡単に説明する。
【0003】図6は従来のMOSFETの製造方法を示
す断面図である。まず、シリコン単結晶等から成る半導
体基板1(以下、基板1と称す)に、素子分離用の分離
酸化膜2を形成し、基板1上にゲート酸化膜3を介して
ゲート電極4を、さらにゲート電極4上にTEOS酸化
膜5を形成する(図6(a))。次に、イオン注入法に
より基板1上から窒素を約4E15cm-2の注入量で注
入する。窒素の注入エネルギーは飛程(Rp)が次工程
のひ素のRpとほぼ同じになるように選ぶ。次にひ素を
注入し、約750℃でアニールすることにより、注入さ
れたひ素は拡散してソースドレイン領域6を形成する。
通常、イオン注入によって基板1はダメージを受け、結
晶欠陥を生じるが、窒素注入により生じた欠陥7はアニ
ール中にゲッタリングサイトとして働き、接合逆バイア
ス時の空乏層側(すなわち、基板1の深さ方向)に存在
する微小欠陥をも引き寄せゲッタリングする(図6
(b))。
す断面図である。まず、シリコン単結晶等から成る半導
体基板1(以下、基板1と称す)に、素子分離用の分離
酸化膜2を形成し、基板1上にゲート酸化膜3を介して
ゲート電極4を、さらにゲート電極4上にTEOS酸化
膜5を形成する(図6(a))。次に、イオン注入法に
より基板1上から窒素を約4E15cm-2の注入量で注
入する。窒素の注入エネルギーは飛程(Rp)が次工程
のひ素のRpとほぼ同じになるように選ぶ。次にひ素を
注入し、約750℃でアニールすることにより、注入さ
れたひ素は拡散してソースドレイン領域6を形成する。
通常、イオン注入によって基板1はダメージを受け、結
晶欠陥を生じるが、窒素注入により生じた欠陥7はアニ
ール中にゲッタリングサイトとして働き、接合逆バイア
ス時の空乏層側(すなわち、基板1の深さ方向)に存在
する微小欠陥をも引き寄せゲッタリングする(図6
(b))。
【0004】ところで、空乏層中に存在する欠陥がリー
ク電流の原因になるので、空乏層のあまり伸びないソー
スドレイン領域6側にある欠陥はリークに影響しない。
すなわち、窒素注入による欠陥7自体の存在はリーク電
流を増すことはなく、ソースドレイン領域6外側の基板
1における、リーク電流の原因となる空乏層中の欠陥を
ゲッタリングする。このように窒素注入を利用して結晶
欠陥をゲッタリングして接合リーク電流を低減できる。
ク電流の原因になるので、空乏層のあまり伸びないソー
スドレイン領域6側にある欠陥はリークに影響しない。
すなわち、窒素注入による欠陥7自体の存在はリーク電
流を増すことはなく、ソースドレイン領域6外側の基板
1における、リーク電流の原因となる空乏層中の欠陥を
ゲッタリングする。このように窒素注入を利用して結晶
欠陥をゲッタリングして接合リーク電流を低減できる。
【0005】
【発明が解決しようとする課題】ところで拡散層への窒
素注入について、“真空”第38巻第11号(199
5)pp962−970に記載されているが、その中で
次のような問題点が述べられている。ゲッタリング効果
を得るためには4E15cm-2以上程度の高濃度注入が
必要であるが、アニール後も窒素は基板1内に残留する
ため、ソースドレイン領域6における拡散抵抗を高くす
る。また、ソースドレイン領域6からコンタクトをとる
場合もコンタクト抵抗が高くなる。
素注入について、“真空”第38巻第11号(199
5)pp962−970に記載されているが、その中で
次のような問題点が述べられている。ゲッタリング効果
を得るためには4E15cm-2以上程度の高濃度注入が
必要であるが、アニール後も窒素は基板1内に残留する
ため、ソースドレイン領域6における拡散抵抗を高くす
る。また、ソースドレイン領域6からコンタクトをとる
場合もコンタクト抵抗が高くなる。
【0006】この発明は、上記のような問題点を解消す
るためになされたもので、拡散層抵抗やコンタクト抵抗
の上昇を防止して、接合リーク電流の低減を図り、微細
化、高速化に適した半導体装置の製造方法を提供するこ
とを目的とする。
るためになされたもので、拡散層抵抗やコンタクト抵抗
の上昇を防止して、接合リーク電流の低減を図り、微細
化、高速化に適した半導体装置の製造方法を提供するこ
とを目的とする。
【0007】
【課題を解決するための手段】この発明の請求項1に係
る半導体装置の製造方法は、半導体基板に、拡散層形成
のために不純物イオンを注入する工程と、上記不純物注
入領域内で、これを越えない深さに希ガスイオンあるい
は水素イオンを注入する工程と、熱処理を施して、上記
拡散層中に形成された上記希ガスイオンあるいは水素イ
オンに起因するボイドにより、上記半導体基板中の結晶
欠陥をゲッタリングする工程とを有するものである。
る半導体装置の製造方法は、半導体基板に、拡散層形成
のために不純物イオンを注入する工程と、上記不純物注
入領域内で、これを越えない深さに希ガスイオンあるい
は水素イオンを注入する工程と、熱処理を施して、上記
拡散層中に形成された上記希ガスイオンあるいは水素イ
オンに起因するボイドにより、上記半導体基板中の結晶
欠陥をゲッタリングする工程とを有するものである。
【0008】この発明の請求項2に係る半導体装置の製
造方法は、希ガスイオンあるいは水素イオンの注入を、
拡散層形成のための不純物イオンの注入に先立って行う
ものである。
造方法は、希ガスイオンあるいは水素イオンの注入を、
拡散層形成のための不純物イオンの注入に先立って行う
ものである。
【0009】この発明の請求項3に係る半導体装置の製
造方法は、拡散層の電極形成のために、半導体基板上に
絶縁膜を形成し、この絶縁膜をエッチングして上記拡散
層上にコンタクトホールを形成する工程を有し、その後
熱処理を施して、上記拡散層中のボイドにより上記半導
体基板中の結晶欠陥をゲッタリングするものである。
造方法は、拡散層の電極形成のために、半導体基板上に
絶縁膜を形成し、この絶縁膜をエッチングして上記拡散
層上にコンタクトホールを形成する工程を有し、その後
熱処理を施して、上記拡散層中のボイドにより上記半導
体基板中の結晶欠陥をゲッタリングするものである。
【0010】この発明の請求項4に係る半導体装置の製
造方法は、拡散層上にコンタクトホールを形成後、この
コンタクトホール底の半導体基板に、第2の拡散層形成
のために不純物イオンを注入する工程を有し、その後熱
処理を施すものである。
造方法は、拡散層上にコンタクトホールを形成後、この
コンタクトホール底の半導体基板に、第2の拡散層形成
のために不純物イオンを注入する工程を有し、その後熱
処理を施すものである。
【0011】この発明の請求項5に係る半導体装置の製
造方法は、拡散層上にコンタクトホールを形成後、この
コンタクトホール底の半導体基板に、希ガスイオンある
いは水素イオンを、上記拡散層および第2の拡散層形成
時の不純物注入領域を越えない深さに注入する工程を有
し、その後熱処理を施すものである。
造方法は、拡散層上にコンタクトホールを形成後、この
コンタクトホール底の半導体基板に、希ガスイオンある
いは水素イオンを、上記拡散層および第2の拡散層形成
時の不純物注入領域を越えない深さに注入する工程を有
し、その後熱処理を施すものである。
【0012】この発明の請求項6に係る半導体装置の製
造方法は、コンタクトホールが、半導体記憶装置におけ
るストレージノードコンタクトのために形成するもので
ある。
造方法は、コンタクトホールが、半導体記憶装置におけ
るストレージノードコンタクトのために形成するもので
ある。
【0013】この発明の請求項7に係る半導体装置の製
造方法は、半導体基板に、LDD構造の低濃度ソースド
レイン領域形成のために、不純物イオンを所定の注入角
度を有して斜め注入を行う工程と、上記不純物注入領域
内でこれを越えない深さに、希ガスイオンあるいは水素
イオンを、上記低濃度ソースドレイン領域形成時の注入
角度と同程度の注入角度を有して斜め注入を行う工程
と、LDD構造の高濃度ソースドレイン領域形成のため
に不純物イオンを注入する工程と、熱処理を施して、上
記低濃度ソースドレイン領域中に形成された上記希ガス
イオンあるいは水素イオンに起因するボイドにより、上
記半導体基板中の結晶欠陥をゲッタリングする工程とを
有するものである。
造方法は、半導体基板に、LDD構造の低濃度ソースド
レイン領域形成のために、不純物イオンを所定の注入角
度を有して斜め注入を行う工程と、上記不純物注入領域
内でこれを越えない深さに、希ガスイオンあるいは水素
イオンを、上記低濃度ソースドレイン領域形成時の注入
角度と同程度の注入角度を有して斜め注入を行う工程
と、LDD構造の高濃度ソースドレイン領域形成のため
に不純物イオンを注入する工程と、熱処理を施して、上
記低濃度ソースドレイン領域中に形成された上記希ガス
イオンあるいは水素イオンに起因するボイドにより、上
記半導体基板中の結晶欠陥をゲッタリングする工程とを
有するものである。
【0014】
実施の形態1.以下、この発明の実施の形態1を図につ
いて説明する。図1および図2はこの発明の実施の形態
1によるMOSFETの製造方法を示す断面図である。
まず、シリコン単結晶等から成る半導体基板8(以下、
基板8と称す)に、素子分離用の分離酸化膜9を形成
し、基板8上にゲート酸化膜10を介してゲート電極1
1を、さらにゲート電極11上にTEOS酸化膜12を
形成する。TEOS酸化膜12は後工程におけるイオン
注入の際、ゲート酸化膜10にイオンがはいりこまない
ようにするためのマスクであり、ゲート電極11が十分
厚ければ必ずしも必要ではない(図1(a))。
いて説明する。図1および図2はこの発明の実施の形態
1によるMOSFETの製造方法を示す断面図である。
まず、シリコン単結晶等から成る半導体基板8(以下、
基板8と称す)に、素子分離用の分離酸化膜9を形成
し、基板8上にゲート酸化膜10を介してゲート電極1
1を、さらにゲート電極11上にTEOS酸化膜12を
形成する。TEOS酸化膜12は後工程におけるイオン
注入の際、ゲート酸化膜10にイオンがはいりこまない
ようにするためのマスクであり、ゲート電極11が十分
厚ければ必ずしも必要ではない(図1(a))。
【0015】次に、希ガスイオンとして、ネオン(N
e)を注入エネルギー;約10KeV、注入量;約5E
15cm-2で注入する。図において13はソースドレイ
ンにおける希ガス注入領域としてのNe注入領域である
(図1(b))。次に、不純物イオンとしてのひ素を注
入エネルギー;約50KeV、注入量;約4E15cm
-2で注入する。図において14はソースドレインにおけ
る不純物注入領域となるひ素注入領域である。注入エネ
ルギーとしては、NeのRpがひ素のRpよりも深くな
らないようにする。本例ではNeの10KeV注入時の
Rpは0.021μm、ひ素の50KeV注入時のRp
は0.032μmであり、上記条件を満たしている。イ
オン注入による基板8の結晶欠陥15はイオンの注入分
布付近だけでなくさらに深い位置にも形成される(図1
(c))。
e)を注入エネルギー;約10KeV、注入量;約5E
15cm-2で注入する。図において13はソースドレイ
ンにおける希ガス注入領域としてのNe注入領域である
(図1(b))。次に、不純物イオンとしてのひ素を注
入エネルギー;約50KeV、注入量;約4E15cm
-2で注入する。図において14はソースドレインにおけ
る不純物注入領域となるひ素注入領域である。注入エネ
ルギーとしては、NeのRpがひ素のRpよりも深くな
らないようにする。本例ではNeの10KeV注入時の
Rpは0.021μm、ひ素の50KeV注入時のRp
は0.032μmであり、上記条件を満たしている。イ
オン注入による基板8の結晶欠陥15はイオンの注入分
布付近だけでなくさらに深い位置にも形成される(図1
(c))。
【0016】次に、熱処理として、800℃、30分の
アニールを行うと、希ガスであるNeはシリコン中への
固溶度が低いので基板8シリコン中に注入されたNeの
大部分はアニール中に基板8表面から抜け出る。Neの
抜け出たあとやNe注入起因の欠陥がアニール中に集ま
ってボイド16を形成する。ボイド16の内面は結合の
手が余っており化学的に活性なので、この過程でひ素注
入起因欠陥等の結晶欠陥15をゲッタリングする。また
このアニールにより不純物注入領域14は拡散層として
のソースドレイン領域17に変成される。ところで、接
合における空乏層中に存在する結晶欠陥15は接合リー
ク電流の原因になるが、逆バイアス時に空乏層のあまり
伸びないソースドレイン領域17内にある結晶欠陥15
は、接合リーク電流に影響しない。すなわちボイド16
はNeのRp付近に形成されソースドレイン領域17内
にあるので、ボイド16自体がリーク電流を増すことは
ない。そして、接合の空乏層領域にある欠陥をゲッタリ
ングしてリーク電流を低減する効果がある。また、Ne
はアニール後には基板8中にほとんど残留しないので、
ソースドレイン領域17における拡散抵抗やコンタクト
抵抗を上昇させることはない(図1(d))。
アニールを行うと、希ガスであるNeはシリコン中への
固溶度が低いので基板8シリコン中に注入されたNeの
大部分はアニール中に基板8表面から抜け出る。Neの
抜け出たあとやNe注入起因の欠陥がアニール中に集ま
ってボイド16を形成する。ボイド16の内面は結合の
手が余っており化学的に活性なので、この過程でひ素注
入起因欠陥等の結晶欠陥15をゲッタリングする。また
このアニールにより不純物注入領域14は拡散層として
のソースドレイン領域17に変成される。ところで、接
合における空乏層中に存在する結晶欠陥15は接合リー
ク電流の原因になるが、逆バイアス時に空乏層のあまり
伸びないソースドレイン領域17内にある結晶欠陥15
は、接合リーク電流に影響しない。すなわちボイド16
はNeのRp付近に形成されソースドレイン領域17内
にあるので、ボイド16自体がリーク電流を増すことは
ない。そして、接合の空乏層領域にある欠陥をゲッタリ
ングしてリーク電流を低減する効果がある。また、Ne
はアニール後には基板8中にほとんど残留しないので、
ソースドレイン領域17における拡散抵抗やコンタクト
抵抗を上昇させることはない(図1(d))。
【0017】次に、コンタクト部における結晶欠陥のゲ
ッタリングについて図2に基づいて以下に示す。上記図
1で示した一連の工程でソースドレイン領域17を形成
した後、基板8上の全面に絶縁膜としての層間膜18を
形成し、この層間膜18を選択的にエッチングしてソー
スドレイン領域17上にコンタクトホール19を形成す
る。このコンタクトホール19形成のエッチングの際
に、オーバーエッチ等によりコンタクトホール19の底
にダメージが入り基板8内に結晶欠陥20が誘起される
(図2(a))。
ッタリングについて図2に基づいて以下に示す。上記図
1で示した一連の工程でソースドレイン領域17を形成
した後、基板8上の全面に絶縁膜としての層間膜18を
形成し、この層間膜18を選択的にエッチングしてソー
スドレイン領域17上にコンタクトホール19を形成す
る。このコンタクトホール19形成のエッチングの際
に、オーバーエッチ等によりコンタクトホール19の底
にダメージが入り基板8内に結晶欠陥20が誘起される
(図2(a))。
【0018】次に、基板8上からコンタクトホール19
の底にリンイオンを注入エネルギー;40KeV、注入
量;1E14cm-2で注入し、この後熱処理としてアニ
ールする。このアニールの過程でリン注入やコンタクト
ホール19エッチングに起因する結晶欠陥20がソース
ドレイン領域17内のボイド16にゲッタリングされ
る。21はコンタクト部に形成された第2の拡散層とし
てのリン注入拡散層である(図2(b))。次にコンタ
クトホール19内を電極となるタングステン(W)22
等で埋め込む(図2(c))。実際のデバイスでは、さ
らにアルミ配線工程等があるが、本発明とは関連がない
ので、説明は省略した。
の底にリンイオンを注入エネルギー;40KeV、注入
量;1E14cm-2で注入し、この後熱処理としてアニ
ールする。このアニールの過程でリン注入やコンタクト
ホール19エッチングに起因する結晶欠陥20がソース
ドレイン領域17内のボイド16にゲッタリングされ
る。21はコンタクト部に形成された第2の拡散層とし
てのリン注入拡散層である(図2(b))。次にコンタ
クトホール19内を電極となるタングステン(W)22
等で埋め込む(図2(c))。実際のデバイスでは、さ
らにアルミ配線工程等があるが、本発明とは関連がない
ので、説明は省略した。
【0019】尚、上記実施の形態ではソースドレイン領
域17のNe注入とひ素注入の後にアニールを行った
が、Ne注入後にアニールを行ってからひ素を注入し、
さらにゲッタリングのためのアニールを行っても良い。
この場合、Ne注入後のアニールでNeが基板8から抜
けてボイド16が形成される。既にボイド16が形成さ
れた状態でひ素注入を行っても、その後のアニールによ
り結晶欠陥15はボイド16にゲッタリングされる。
域17のNe注入とひ素注入の後にアニールを行った
が、Ne注入後にアニールを行ってからひ素を注入し、
さらにゲッタリングのためのアニールを行っても良い。
この場合、Ne注入後のアニールでNeが基板8から抜
けてボイド16が形成される。既にボイド16が形成さ
れた状態でひ素注入を行っても、その後のアニールによ
り結晶欠陥15はボイド16にゲッタリングされる。
【0020】また、上記実施の形態ではソースドレイン
領域17にNe注入を行ってからひ素注入を行ったが、
ひ素注入をNe注入よりも先に行っても良い。但し、浅
い接合を形成する場合は、上記のように先にNeを注入
した方が有利である。なぜなら、Neの高ドーズ注入に
よりソースドレイン領域17はアモルファス化されて、
ひ素注入時のチャネリングを抑制するからである。本実
施の形態はNMOSを用いて説明しているが、PMOS
でボロンによりソースドレイン領域17を形成する場合
はチャネリングの影響が大きいので、Neをボロンより
先に注入する方が望ましい。
領域17にNe注入を行ってからひ素注入を行ったが、
ひ素注入をNe注入よりも先に行っても良い。但し、浅
い接合を形成する場合は、上記のように先にNeを注入
した方が有利である。なぜなら、Neの高ドーズ注入に
よりソースドレイン領域17はアモルファス化されて、
ひ素注入時のチャネリングを抑制するからである。本実
施の形態はNMOSを用いて説明しているが、PMOS
でボロンによりソースドレイン領域17を形成する場合
はチャネリングの影響が大きいので、Neをボロンより
先に注入する方が望ましい。
【0021】また、コンタクトホール19形成後に形成
される、コンタクト抵抗低減のためのリン注入拡散層2
1は必ずしも必要のなものではないが、リン注入を省略
した場合でも、コンタクトホール19形成後にアニール
することにより、コンタクトホール19エッチングに起
因する結晶欠陥20がボイド16にゲッタリングされ
る。
される、コンタクト抵抗低減のためのリン注入拡散層2
1は必ずしも必要のなものではないが、リン注入を省略
した場合でも、コンタクトホール19形成後にアニール
することにより、コンタクトホール19エッチングに起
因する結晶欠陥20がボイド16にゲッタリングされ
る。
【0022】また、上記形態例のコンタクト部への適用
においては、ソースドレイン領域17形成のための注入
時に形成したボイド16を利用したが、コンタクトホー
ル19の底部にNeイオンを注入して所望の深さにボイ
ドを形成し、コンタクト部でのゲッタリング効果をさら
に増すことも可能である。このときのNe注入のRp
も、リン注入拡散層21形成のためのリン注入のRpよ
りも深くならないようにする。リン注入拡散層21が浅
く形成されてソースドレイン領域17内に含まれる様な
場合は、ソースドレイン領域17の接合を越えない様に
Ne注入を行う。
においては、ソースドレイン領域17形成のための注入
時に形成したボイド16を利用したが、コンタクトホー
ル19の底部にNeイオンを注入して所望の深さにボイ
ドを形成し、コンタクト部でのゲッタリング効果をさら
に増すことも可能である。このときのNe注入のRp
も、リン注入拡散層21形成のためのリン注入のRpよ
りも深くならないようにする。リン注入拡散層21が浅
く形成されてソースドレイン領域17内に含まれる様な
場合は、ソースドレイン領域17の接合を越えない様に
Ne注入を行う。
【0023】実施の形態2.次にこの発明をDRAMの
メモリセルに適用した例を図3に基づいて以下に示す。
ここでは、DRAMのリフレッシュ特性に特に影響を与
えるストレージノードのコンタクト部における結晶欠陥
のゲッタリングについて説明する。図において、8〜1
2、17〜19、および21は上記実施の形態1と同じ
もの、17aはソースドレイン接合、21aはコンタク
ト接合、23はゲート電極11のサイドウォール、24
はビットライン、25はストレージノード、26は絶縁
膜としての第2の層間膜、27はストレージノード25
を接続するためのコンタクトホール、28はリン注入拡
散層21中に発生したボイドである。
メモリセルに適用した例を図3に基づいて以下に示す。
ここでは、DRAMのリフレッシュ特性に特に影響を与
えるストレージノードのコンタクト部における結晶欠陥
のゲッタリングについて説明する。図において、8〜1
2、17〜19、および21は上記実施の形態1と同じ
もの、17aはソースドレイン接合、21aはコンタク
ト接合、23はゲート電極11のサイドウォール、24
はビットライン、25はストレージノード、26は絶縁
膜としての第2の層間膜、27はストレージノード25
を接続するためのコンタクトホール、28はリン注入拡
散層21中に発生したボイドである。
【0024】まず公知の方法により、基板8にゲート電
極構造10〜12、23とソースドレイン領域17とか
ら成るメモリトランジスタを形成した後、層間膜18を
形成し、この層間膜18にコンタクトホール19を開口
して、コンタクトホール19を介してソースドレイン領
域17の一方に接続するビットライン24を形成する。
次に、第2の層間膜26を形成した後、第2の層間膜2
6およびその下の層間膜18を選択的にエッチングして
ソースドレイン領域17の他方の上にコンタクトホール
27を開口する。
極構造10〜12、23とソースドレイン領域17とか
ら成るメモリトランジスタを形成した後、層間膜18を
形成し、この層間膜18にコンタクトホール19を開口
して、コンタクトホール19を介してソースドレイン領
域17の一方に接続するビットライン24を形成する。
次に、第2の層間膜26を形成した後、第2の層間膜2
6およびその下の層間膜18を選択的にエッチングして
ソースドレイン領域17の他方の上にコンタクトホール
27を開口する。
【0025】次に、基板8上からコンタクトホール27
底に、Neイオンを注入エネルギー;10KeV〜20
KeV、注入量;5E15cm-2で注入する。Ne注入
のRpは注入エネルギーが10KeV時で0.021μ
m、20KeV時で0.043μmである。次に、リン
イオンを注入エネルギー;40KeV、注入量;1E1
4cm-2で注入し、その後熱処理として800℃で30
分程度アニールする。リン注入のRpは0.049μm
であり、Neイオンの分布がリンイオンに比べて浅く形
成されるように、注入エネルギーが設定されるものであ
る。このアニール工程によって、Neの大部分は基板8
表面から抜け出し、Neの抜け出たあとやNe注入起因
の欠陥が集まってボイド28を形成し、さらにこのボイ
ド28が結晶欠陥をゲッタリングする。次に、ポリシリ
コンから成るストレージノード25を、コンタクトホー
ル27を介してソースドレイン領域17と接続するよう
に形成する。この後メモリセルキャパシタの形成を行う
が、説明を省略する。
底に、Neイオンを注入エネルギー;10KeV〜20
KeV、注入量;5E15cm-2で注入する。Ne注入
のRpは注入エネルギーが10KeV時で0.021μ
m、20KeV時で0.043μmである。次に、リン
イオンを注入エネルギー;40KeV、注入量;1E1
4cm-2で注入し、その後熱処理として800℃で30
分程度アニールする。リン注入のRpは0.049μm
であり、Neイオンの分布がリンイオンに比べて浅く形
成されるように、注入エネルギーが設定されるものであ
る。このアニール工程によって、Neの大部分は基板8
表面から抜け出し、Neの抜け出たあとやNe注入起因
の欠陥が集まってボイド28を形成し、さらにこのボイ
ド28が結晶欠陥をゲッタリングする。次に、ポリシリ
コンから成るストレージノード25を、コンタクトホー
ル27を介してソースドレイン領域17と接続するよう
に形成する。この後メモリセルキャパシタの形成を行う
が、説明を省略する。
【0026】一般的にストレージノード25のコンタク
トホール27エッチング時にはオーバーエッチ等により
基板8に結晶欠陥が生じ、ソースドレイン接合17aあ
るいはコンタクト接合21aのリーク電流の一因とな
り、ストレージノード25から電荷が抜ける原因とな
る。その結果、DRAMのリフレッシュ特性が悪化す
る。しかし、本実施の形態では、コンタクトホール27
底部にNe注入によるボイド28を形成し、ゲッタリン
グサイトとして利用しているので、それらの結晶欠陥を
ゲッタリングしてリーク電流を低減できる。また、ボイ
ド28は接合17a、21aよりも浅く形成しているの
でボイド28の存在自体はリークに悪影響を及ぼさな
い。また、Neはアニール中に基板8から大部分抜け出
るのでストレージノード25とのコンタクト抵抗やソー
スドレイン抵抗が高くなることもない。
トホール27エッチング時にはオーバーエッチ等により
基板8に結晶欠陥が生じ、ソースドレイン接合17aあ
るいはコンタクト接合21aのリーク電流の一因とな
り、ストレージノード25から電荷が抜ける原因とな
る。その結果、DRAMのリフレッシュ特性が悪化す
る。しかし、本実施の形態では、コンタクトホール27
底部にNe注入によるボイド28を形成し、ゲッタリン
グサイトとして利用しているので、それらの結晶欠陥を
ゲッタリングしてリーク電流を低減できる。また、ボイ
ド28は接合17a、21aよりも浅く形成しているの
でボイド28の存在自体はリークに悪影響を及ぼさな
い。また、Neはアニール中に基板8から大部分抜け出
るのでストレージノード25とのコンタクト抵抗やソー
スドレイン抵抗が高くなることもない。
【0027】なお、ここではNe注入後にリン注入を行
う例を示したが、このリン注入は必ずしも必要ではな
く、省略することも可能である。リン注入を省略する場
合は、コンタクト接合21aはソースドレイン接合17
aと一致する。あるいは、ストレージノード25のポリ
シリコン中のリンが基板8へ固相拡散して接合を形成す
る場合もある。
う例を示したが、このリン注入は必ずしも必要ではな
く、省略することも可能である。リン注入を省略する場
合は、コンタクト接合21aはソースドレイン接合17
aと一致する。あるいは、ストレージノード25のポリ
シリコン中のリンが基板8へ固相拡散して接合を形成す
る場合もある。
【0028】実施の形態3.上記実施の形態2ではスト
レージノード25のコンタクトホール27の底にのみボ
イド28を形成し、ゲッタリングサイトとして利用した
が、本実施の形態ではソースドレイン領域17形成の際
に形成したボイド28aを利用して、ストレージノード
25のコンタクト部付近の結晶欠陥をゲッタリングす
る。図4はこの発明の実施の形態3によるDRAMのメ
モリセルの構造および製造方法を示す断面図である。図
4において図3と同一番号は同一部分または相当部分を
示す。
レージノード25のコンタクトホール27の底にのみボ
イド28を形成し、ゲッタリングサイトとして利用した
が、本実施の形態ではソースドレイン領域17形成の際
に形成したボイド28aを利用して、ストレージノード
25のコンタクト部付近の結晶欠陥をゲッタリングす
る。図4はこの発明の実施の形態3によるDRAMのメ
モリセルの構造および製造方法を示す断面図である。図
4において図3と同一番号は同一部分または相当部分を
示す。
【0029】この実施の形態では、上記実施の形態1で
示したフローと同様に、ソースドレイン領域17形成工
程でNeを注入し、ボイド28aを形成する。従って、
ボイド28aはソースドレイン接合17aに沿って形成
される。このボイド28aはソースドレイン接合17a
よりも浅く、また、コンタクト接合21aよりも浅くな
るように注入エネルギーを設定しているので(例えばN
e:10KeV、ソースドレインAs:50KeV、コ
ンタクトP:40KeV)リーク電流に悪影響を及ぼさ
ず、ゲッタリングにより周囲の結晶欠陥を引き寄せてリ
ーク電流を低減させる。また、Neは基板8中にほとん
ど残留しないのでコンタクト抵抗が高くなることもな
い。尚、ボイド28a形成のためのアニールはソースド
レイン領域17形成のための注入直後に行う必要はな
く、後の工程例えばストレージノード25コンタクトホ
ール底のリン注入後でも良い。
示したフローと同様に、ソースドレイン領域17形成工
程でNeを注入し、ボイド28aを形成する。従って、
ボイド28aはソースドレイン接合17aに沿って形成
される。このボイド28aはソースドレイン接合17a
よりも浅く、また、コンタクト接合21aよりも浅くな
るように注入エネルギーを設定しているので(例えばN
e:10KeV、ソースドレインAs:50KeV、コ
ンタクトP:40KeV)リーク電流に悪影響を及ぼさ
ず、ゲッタリングにより周囲の結晶欠陥を引き寄せてリ
ーク電流を低減させる。また、Neは基板8中にほとん
ど残留しないのでコンタクト抵抗が高くなることもな
い。尚、ボイド28a形成のためのアニールはソースド
レイン領域17形成のための注入直後に行う必要はな
く、後の工程例えばストレージノード25コンタクトホ
ール底のリン注入後でも良い。
【0030】実施の形態4.次に、この発明の実施の形
態4によるMOSFETの製造方法を図5に基づいて以
下に示す。この実施の形態では、この発明をソースドレ
イン領域がゲート電極とオーバーラップして形成された
MOSFETに適用する例を説明する。基板8に、ゲー
ト酸化膜10を介してゲート電極11を形成した後、ま
ず、基板8上からNeイオンを45゜の注入角度で斜め
から5E15cm-2の注入量で注入する。次にAsイオ
ンを注入エネルギー;40KeVで45゜の注入角度で
斜めから3E12cm-2の注入量で注入してゲート電極
11にオーバーラップする低濃度ソースドレイン領域2
9を形成する。この時も後工程の熱処理後にNe注入に
起因して形成されるボイド30が低濃度ソースドレイン
領域29の中に含まれるように、Neの注入エネルギー
を選んでいる(図5(a))。
態4によるMOSFETの製造方法を図5に基づいて以
下に示す。この実施の形態では、この発明をソースドレ
イン領域がゲート電極とオーバーラップして形成された
MOSFETに適用する例を説明する。基板8に、ゲー
ト酸化膜10を介してゲート電極11を形成した後、ま
ず、基板8上からNeイオンを45゜の注入角度で斜め
から5E15cm-2の注入量で注入する。次にAsイオ
ンを注入エネルギー;40KeVで45゜の注入角度で
斜めから3E12cm-2の注入量で注入してゲート電極
11にオーバーラップする低濃度ソースドレイン領域2
9を形成する。この時も後工程の熱処理後にNe注入に
起因して形成されるボイド30が低濃度ソースドレイン
領域29の中に含まれるように、Neの注入エネルギー
を選んでいる(図5(a))。
【0031】次にサイドウォール23を形成した後(図
5(b))、基板8上からAsイオンを0゜の注入角度
で注入エネルギー;50KeV、注入量;4E15cm
-2で注入し、その後熱処理としてアニールして高濃度ソ
ースドレイン領域31を形成する。このアニール中にボ
イド30が形成されるわけであるが、本実施の形態では
Neを45゜の斜め注入しているので、低濃度ソースド
レイン領域29のチャネル側端部にもボイド30が形成
されるという特徴がある。このボイド30はチャネルの
結晶欠陥をゲッタリングし、チャネルの結晶性を向上さ
せて、チャネルコンダクタンスを上昇させるという効果
がある。また、ボイド30は低濃度ソースドレイン領域
29に沿って形成されており、チャネル側端部のみにあ
るわけではない。ソースドレイン接合に平行に形成され
たボイド30は、低濃度および高濃度のソースドレイン
領域29、31形成時の結晶欠陥をゲッタリングするこ
とが可能である。
5(b))、基板8上からAsイオンを0゜の注入角度
で注入エネルギー;50KeV、注入量;4E15cm
-2で注入し、その後熱処理としてアニールして高濃度ソ
ースドレイン領域31を形成する。このアニール中にボ
イド30が形成されるわけであるが、本実施の形態では
Neを45゜の斜め注入しているので、低濃度ソースド
レイン領域29のチャネル側端部にもボイド30が形成
されるという特徴がある。このボイド30はチャネルの
結晶欠陥をゲッタリングし、チャネルの結晶性を向上さ
せて、チャネルコンダクタンスを上昇させるという効果
がある。また、ボイド30は低濃度ソースドレイン領域
29に沿って形成されており、チャネル側端部のみにあ
るわけではない。ソースドレイン接合に平行に形成され
たボイド30は、低濃度および高濃度のソースドレイン
領域29、31形成時の結晶欠陥をゲッタリングするこ
とが可能である。
【0032】次に、層間膜18を形成して、選択的にエ
ッチングすることにより、ソースドレイン領域29、3
1上にコンタクトホール19を形成する。この場合も、
ボイド30により、基板8のコンタクト部付近の結晶欠
陥をゲッタリングしてコンタクト接合のリーク電流を低
減することが可能である。また、Neは基板8中にほと
んど残留しないので、ソースドレイン領域29、31の
拡散抵抗やコンタクト抵抗は上昇しない(図5
(d))。
ッチングすることにより、ソースドレイン領域29、3
1上にコンタクトホール19を形成する。この場合も、
ボイド30により、基板8のコンタクト部付近の結晶欠
陥をゲッタリングしてコンタクト接合のリーク電流を低
減することが可能である。また、Neは基板8中にほと
んど残留しないので、ソースドレイン領域29、31の
拡散抵抗やコンタクト抵抗は上昇しない(図5
(d))。
【0033】尚、上記実施の形態1〜4はすべてNMO
Sを例にとって説明したが、PMOSについても同様の
効果が期待できる。
Sを例にとって説明したが、PMOSについても同様の
効果が期待できる。
【0034】また、上記実施の形態ではNeを用いた
が、他の希ガスイオン、すなわち、ヘリウム(He)、
アルゴン(Ar)、クリプトン(Kr)、キセノン(X
e)、ラドン(Rn)を用いても良い。また、希ガスで
はないが水素(H)でも良い。これらの元素はシリコン
への固溶度が低く、注入後のアニールによりボイドを形
成する。但し、ボイド形成に必要な注入量はイオン種に
より異なり、例えば水素では1E16cm-2以上必要で
ある。また、注入エネルギーはRpが接合よりも浅くな
るように選ぶ。
が、他の希ガスイオン、すなわち、ヘリウム(He)、
アルゴン(Ar)、クリプトン(Kr)、キセノン(X
e)、ラドン(Rn)を用いても良い。また、希ガスで
はないが水素(H)でも良い。これらの元素はシリコン
への固溶度が低く、注入後のアニールによりボイドを形
成する。但し、ボイド形成に必要な注入量はイオン種に
より異なり、例えば水素では1E16cm-2以上必要で
ある。また、注入エネルギーはRpが接合よりも浅くな
るように選ぶ。
【0035】また、上記実施の形態はすべてイオン注入
により希ガスイオンを注入したが、プラズマドーピン
グ、イオンシャワードーピングを用いても良い。
により希ガスイオンを注入したが、プラズマドーピン
グ、イオンシャワードーピングを用いても良い。
【0036】
【発明の効果】以上のようにこの発明によると、拡散層
中に希ガスイオンあるいは水素イオンを注入して熱処理
を施すことにより、結晶欠陥をゲッタリングするため、
拡散層の抵抗および電極とのコンタクト抵抗を上昇させ
ることなく接合のリーク電流を低減でき、微細化、高速
化に適した信頼性の高い半導体装置が得られる。
中に希ガスイオンあるいは水素イオンを注入して熱処理
を施すことにより、結晶欠陥をゲッタリングするため、
拡散層の抵抗および電極とのコンタクト抵抗を上昇させ
ることなく接合のリーク電流を低減でき、微細化、高速
化に適した信頼性の高い半導体装置が得られる。
【0037】またこの発明によると、希ガスイオンある
いは水素イオンの注入を、拡散層形成のための不純物イ
オンの注入に先立って行うため、拡散層形成時のチャネ
リングを抑制でき、半導体装置の信頼性がさらに向上す
る。
いは水素イオンの注入を、拡散層形成のための不純物イ
オンの注入に先立って行うため、拡散層形成時のチャネ
リングを抑制でき、半導体装置の信頼性がさらに向上す
る。
【0038】またこの発明によると、拡散層上にコンタ
クトホールを形成した後熱処理を施して結晶欠陥をゲッ
タリングするため、コンタクトホール形成時の結晶欠陥
を修復でき拡散層の抵抗および電極とのコンタクト抵抗
を上昇させることなく接合のリーク電流を低減でき、微
細化、高速化に適した信頼性の高い半導体装置が得られ
る。
クトホールを形成した後熱処理を施して結晶欠陥をゲッ
タリングするため、コンタクトホール形成時の結晶欠陥
を修復でき拡散層の抵抗および電極とのコンタクト抵抗
を上昇させることなく接合のリーク電流を低減でき、微
細化、高速化に適した信頼性の高い半導体装置が得られ
る。
【0039】またこの発明によると、コンタクトホール
形成後、第2の拡散層形成のための不純物イオンの注入
を行い、その後熱処理を施すため、コンタクトホール形
成時および不純物イオン注入時の結晶欠陥を修復でき拡
散層の抵抗および電極とのコンタクト抵抗を上昇させる
ことなく接合のリーク電流を低減でき、微細化、高速化
に適した信頼性の高い半導体装置が得られる。
形成後、第2の拡散層形成のための不純物イオンの注入
を行い、その後熱処理を施すため、コンタクトホール形
成時および不純物イオン注入時の結晶欠陥を修復でき拡
散層の抵抗および電極とのコンタクト抵抗を上昇させる
ことなく接合のリーク電流を低減でき、微細化、高速化
に適した信頼性の高い半導体装置が得られる。
【0040】またこの発明によると、コンタクトホール
底の半導体基板に、希ガスイオンあるいは水素イオンを
注入して熱処理を施すため、コンタクト部における結晶
欠陥のゲッタリングが効果的に行え、半導体装置の信頼
性がさらに向上する。
底の半導体基板に、希ガスイオンあるいは水素イオンを
注入して熱処理を施すため、コンタクト部における結晶
欠陥のゲッタリングが効果的に行え、半導体装置の信頼
性がさらに向上する。
【0041】またこの発明によると、半導体記憶装置に
おけるストレージノードコンタクト部において、希ガス
イオンあるいは水素イオンに起因するボイドにより結晶
欠陥をゲッタリングするため、リフレッシュ特性の向上
した信頼性の高い半導体記憶装置が得られる。
おけるストレージノードコンタクト部において、希ガス
イオンあるいは水素イオンに起因するボイドにより結晶
欠陥をゲッタリングするため、リフレッシュ特性の向上
した信頼性の高い半導体記憶装置が得られる。
【0042】またこの発明によると、LDD構造の低濃
度ソースドレイン領域を斜め注入で形成し、この低濃度
ソースドレイン領域中に、斜め注入で希ガスイオンある
いは水素イオンを注入して熱処理を施すことにより、結
晶欠陥をゲッタリングするため、ソースドレイン領域の
拡散抵抗および電極とのコンタクト抵抗を上昇させるこ
となく、接合のリーク電流を低減できるとともに、特に
チャネルの結晶性向上によりチャネルコンダクタンスの
向上が図れ、微細化、高速化に適した信頼性の高い半導
体装置が得られる。
度ソースドレイン領域を斜め注入で形成し、この低濃度
ソースドレイン領域中に、斜め注入で希ガスイオンある
いは水素イオンを注入して熱処理を施すことにより、結
晶欠陥をゲッタリングするため、ソースドレイン領域の
拡散抵抗および電極とのコンタクト抵抗を上昇させるこ
となく、接合のリーク電流を低減できるとともに、特に
チャネルの結晶性向上によりチャネルコンダクタンスの
向上が図れ、微細化、高速化に適した信頼性の高い半導
体装置が得られる。
【図1】 この発明の実施の形態1による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図2】 この発明の実施の形態1による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図3】 この発明の実施の形態2による半導体装置の
構造および製造方法を示す断面図である。
構造および製造方法を示す断面図である。
【図4】 この発明の実施の形態3による半導体装置の
構造および製造方法を示す断面図である。
構造および製造方法を示す断面図である。
【図5】 この発明の実施の形態4による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図6】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
8 半導体基板、13 希ガス注入領域、14 不純物
注入領域としてのひ素注入領域、15 結晶欠陥、16
ボイド、17 拡散層としてのソースドレイン領域、
18 絶縁膜としての層間膜、19 コンタクトホー
ル、20 結晶欠陥、21 第2の拡散層としてのリン
注入拡散層、22 電極としてのタングステン、26
絶縁膜としての第2の層間膜、27 コンタクトホー
ル、28,28a ボイド、29 低濃度ソースドレイ
ン領域、30 ボイド。
注入領域としてのひ素注入領域、15 結晶欠陥、16
ボイド、17 拡散層としてのソースドレイン領域、
18 絶縁膜としての層間膜、19 コンタクトホー
ル、20 結晶欠陥、21 第2の拡散層としてのリン
注入拡散層、22 電極としてのタングステン、26
絶縁膜としての第2の層間膜、27 コンタクトホー
ル、28,28a ボイド、29 低濃度ソースドレイ
ン領域、30 ボイド。
Claims (7)
- 【請求項1】 半導体基板に、拡散層形成のために不純
物イオンを注入する工程と、上記不純物注入領域内で、
これを越えない深さに希ガスイオンあるいは水素イオン
を注入する工程と、熱処理を施して、上記拡散層中に形
成された上記希ガスイオンあるいは水素イオンに起因す
るボイドにより、上記半導体基板中の結晶欠陥をゲッタ
リングする工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項2】 希ガスイオンあるいは水素イオンの注入
を、拡散層形成のための不純物イオンの注入に先立って
行うことを特徴とする請求項1記載の半導体装置の製造
方法。 - 【請求項3】 拡散層の電極形成のために、半導体基板
上に絶縁膜を形成し、この絶縁膜をエッチングして上記
拡散層上にコンタクトホールを形成する工程を有し、そ
の後熱処理を施して、上記拡散層中のボイドにより上記
半導体基板中の結晶欠陥をゲッタリングすることを特徴
とする請求項1または2記載の半導体装置の製造方法。 - 【請求項4】 拡散層上にコンタクトホールを形成後、
このコンタクトホール底の半導体基板に、第2の拡散層
形成のために不純物イオンを注入する工程を有し、その
後熱処理を施すことを特徴とする請求項3記載の半導体
装置の製造方法。 - 【請求項5】 拡散層上にコンタクトホールを形成後、
このコンタクトホール底の半導体基板に、希ガスイオン
あるいは水素イオンを、上記拡散層および第2の拡散層
形成時の不純物注入領域を越えない深さに注入する工程
を有し、その後熱処理を施すことを特徴とする請求項4
記載の半導体装置の製造方法。 - 【請求項6】 コンタクトホールが、半導体記憶装置に
おけるストレージノードコンタクトのために形成するも
のであることを特徴とする請求項3〜5のいずれかに記
載の半導体装置の製造方法。 - 【請求項7】 半導体基板に、LDD構造の低濃度ソー
スドレイン領域形成のために、不純物イオンを所定の注
入角度を有して斜め注入を行う工程と、上記不純物注入
領域内でこれを越えない深さに、希ガスイオンあるいは
水素イオンを、上記低濃度ソースドレイン領域形成時の
注入角度と同程度の注入角度を有して斜め注入を行う工
程と、LDD構造の高濃度ソースドレイン領域形成のた
めに不純物イオンを注入する工程と、熱処理を施して、
上記低濃度ソースドレイン領域中に形成された上記希ガ
スイオンあるいは水素イオンに起因するボイドにより、
上記半導体基板中の結晶欠陥をゲッタリングする工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9214979A JPH1167682A (ja) | 1997-08-08 | 1997-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9214979A JPH1167682A (ja) | 1997-08-08 | 1997-08-08 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1167682A true JPH1167682A (ja) | 1999-03-09 |
Family
ID=16664718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9214979A Pending JPH1167682A (ja) | 1997-08-08 | 1997-08-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1167682A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2791180A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication |
JP2006093175A (ja) * | 2004-09-21 | 2006-04-06 | Sony Corp | 固体撮像素子及びその製造方法 |
US7226846B2 (en) | 2004-01-07 | 2007-06-05 | Oki Electric Industry Co., Ltd. | Method of dry etching semiconductor substrate to reduce crystal defects in a trench |
JP2010034488A (ja) * | 2008-07-24 | 2010-02-12 | Internatl Business Mach Corp <Ibm> | 自己整合損傷層を有するデバイス構造体及びそのデバイス構造体の形成方法 |
JP2015050425A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
JP2015050424A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
JP2015115332A (ja) * | 2013-12-06 | 2015-06-22 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
-
1997
- 1997-08-08 JP JP9214979A patent/JPH1167682A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2791180A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication |
EP1039546A1 (fr) * | 1999-03-19 | 2000-09-27 | France Telecom | Dispositif semi-conducteur à courant de fuite réduit et son procédé de fabrication |
US7226846B2 (en) | 2004-01-07 | 2007-06-05 | Oki Electric Industry Co., Ltd. | Method of dry etching semiconductor substrate to reduce crystal defects in a trench |
JP2006093175A (ja) * | 2004-09-21 | 2006-04-06 | Sony Corp | 固体撮像素子及びその製造方法 |
JP2010034488A (ja) * | 2008-07-24 | 2010-02-12 | Internatl Business Mach Corp <Ibm> | 自己整合損傷層を有するデバイス構造体及びそのデバイス構造体の形成方法 |
US7795679B2 (en) | 2008-07-24 | 2010-09-14 | International Business Machines Corporation | Device structures with a self-aligned damage layer and methods for forming such device structures |
JP2011097082A (ja) * | 2008-07-24 | 2011-05-12 | Internatl Business Mach Corp <Ibm> | 自己整合損傷層を有するデバイス構造体の形成方法 |
JP2015050425A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
JP2015050424A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
JP2015115332A (ja) * | 2013-12-06 | 2015-06-22 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
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