JP2021153163A - 半導体装置の製造方法、および半導体装置 - Google Patents
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Abstract
Description
すなわち、寄生トランジスタは、素子領域とSTI部13の境界部を中心とした一定の範囲内において形成される。これは、半導体装置30の製造工程において、図7(c)に示すように、STI部13とゲート電極15下の素子領域との境界近傍のゲート酸化膜31の厚さが他の領域の厚さに対して薄くなることに起因している。この薄いゲート酸化膜31は、半導体装置30の製造工程において、領域P2に凹部D(図2(e)参照)が発生することにより形成される。この凹部Dの発生は、半導体基板に対してSTI部を形成するためのエッチングした際 、STI部端部の断面形状が半導体基板の表面に対してほぼ垂直になってコーナー部を形成し、後続工程の半導体基板表面の熱酸化時にこのコーナー部の酸化膜厚が平面部に比べて薄膜化してしまうことに起因している。MOSFETのゲート電極は、ゲート幅方向でこのSTI部端部と交差する。
図1(a)は、本実施の形態に係る半導体装置10の断面図を示している。図1(a)に示すように、半導体装置10は、半導体基板11、P型不純物領域12、ゲート酸化(絶縁)膜14、ゲート電極15、およびSTI部13を含んで構成されている。STI部13は、トレンチ16の内部に例えば酸化膜等が充填されて構成されている。ゲート電極15の下部で、2つのSTI部13で挟まれた領域が素子領域(図示省略)となっている。なお、図1(a)はゲート幅方向の断面図なので、ソース領域、ドレイン領域は見えていない。また、本実施の形態ではN型MOSFETを例示して説明するが、本発明はP型MOSFETに対しても同様に適用可能である。
図4および図5を参照して、本実施の形態に係る半導体装置の製造方法について説明する。図4および図5は、MOSFETのゲート電極とSTI部端部との交差箇所近傍の拡大図であり、図1(a)と同じ方向から見た図である。本実施の形態に係る半導体装置の製造方法では、上記実施の形態に係る半導体装置の製造方法同様バーズビークを形成するが、形成方法が異なる。すなわち、上記実施の形態ではSTI部を形成した後バーズビークを形成するが、本実施の形態では、バーズビークを形成した後STI部を形成する点が主な違いとなっている。なお、本実施の形態に係る半導体装置の外観は図1(a)と同様なので、図示を省略する。また、半導体装置の製造は、複数の半導体装置を一括して製造する半導体ウエハの状態で行われるが、以下の説明では、1つの半導体装置10に着目して図示している。
(以上、図4(a)。)
11 半導体基板
12 P型不純物領域
13 STI部
14 ゲート酸化膜
15 ゲート電極
16 トレンチ
31 ゲート酸化膜
51 半導体基板
52 トレンチ
53 シリコン酸化膜
54 シリコン窒化膜
55 シリコン酸化膜
56 P型不純物領域
57 ゲート酸化膜
58 シリコン窒化膜
59 マスク
60 ゲート電極
61 STI部
70 半導体基板
71 パッド酸化膜
72 シリコン窒化膜
73 プラズマ酸化膜
74 バーズビーク
75 分離領域
76 チャネルストップ層
77 HDP膜
78 プロテクト酸化膜
79 ゲート酸化膜
80 ゲート電極
81 電極
BB バーズビーク
D 凹部
HP ハンプ
P1、P2、P3、P4 領域
Tro、Trp1、Trp2、Tra ドレイン電流特性
Claims (5)
- 半導体基板の素子の形成が予定される素子領域に隣接させて溝を形成する工程と、
前記溝を埋めかつ前記素子領域の上部における膜厚が予め定められた膜厚となるように絶縁膜を形成する工程と、
前記絶縁膜上にマスク材を形成する工程と、
前記素子領域に対応する領域の前記マスク材上にレジストを形成し、前記レジストをマスクとして前記溝の上部に前記絶縁膜の一部を残留させつつ、前記素子領域以外の領域の前記絶縁膜の一部および前記マスク材の全部を除去する工程と、
前記素子領域上に残留する前記マスク材の端部から前記マスク材の内部に向かって予め定められた範囲の前記絶縁膜の膜厚を厚くして厚膜部を形成する熱酸化処理を行う工程と、を含む
半導体装置の製造方法。 - 前記素子領域にソース領域となる不純物層、およびドレイン領域となる不純物層を形成する工程と、
前記マスク材を除去し、前記厚膜部を含む前記素子領域に対応する前記絶縁膜上に、前記絶縁膜をゲート絶縁膜とするゲート電極を形成する工程と、をさらに含む
請求項1に記載の半導体装置の製造方法。 - 溝を含む構造によって素子を分離する分離領域以外の半導体基板の領域にマスク材を形成する工程と、
前記マスク材をマスクとして前記半導体基板を酸化し、前記半導体基板の表面から前記マスク材の下部の所定の領域まで至る酸化膜を形成する工程と、
前記マスク材をマスクとして前記半導体基板の表面に露出する前記酸化膜をエッチング除去するとともに前記マスク材の端部から前記所定の領域にかけて前記酸化膜を残留させる工程と、
前記マスク材をマスクとして前記酸化膜が除去された領域をエッチングして前記溝を形成する工程と、
を含む半導体装置の製造方法。 - 前記溝を絶縁物で埋める工程と、
前記マスク材を除去する工程と、
前記溝と溝との間の素子領域にソース領域となる不純物層、およびドレイン領域となる不純物層を形成する工程と、
前記素子領域上に前記絶縁物と連続する絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
を含む請求項3に記載の半導体装置の製造方法。 - 溝によって素子領域を分離する素子分離領域を有する半導体基板と、
前記半導体基板の素子領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
平面視で前記ゲート電極の両側に隣接して形成されたソース領域およびドレイン領域と、を含み、
前記ゲート絶縁膜が、前記素子領域と前記素子分離領域との境界近傍から前記素子領域に向かって形成されるとともに、前記ゲート電極の下部に配置されたバーズビークを有する
半導体装置。
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JP2020053437 | 2020-03-24 | ||
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WO2023189505A1 (ja) * | 2022-03-31 | 2023-10-05 | ローム株式会社 | 半導体装置 |
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2020
- 2020-06-10 JP JP2020100798A patent/JP2021153163A/ja active Pending
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WO2023189505A1 (ja) * | 2022-03-31 | 2023-10-05 | ローム株式会社 | 半導体装置 |
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