JPH0480927A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0480927A JPH0480927A JP19746990A JP19746990A JPH0480927A JP H0480927 A JPH0480927 A JP H0480927A JP 19746990 A JP19746990 A JP 19746990A JP 19746990 A JP19746990 A JP 19746990A JP H0480927 A JPH0480927 A JP H0480927A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に係り、特に素子分離
絶縁膜の製造方法に関するものである。
絶縁膜の製造方法に関するものである。
（従来の技術）
近年、半導体集積回路装置は、高速化・集積化に伴なう
微細化技術の確率が要求されている。この微細化技術に
おける重要な項目の１つとして、半導体集積回路装置を
構成する複数個のＭＯＳ型電界効果トランジスタ（以下
、ＭＯＳ Ｆ ＥＴと略す）を分離する素子分離領域の
縮小がある。特に大容量メモリでは素子分離領域の寸法
がメモリセルサイズを決める大きな要因となり、論理Ｌ
ＳＩではチップパターン全体を比例縮小していく上にお
いて素子分離領域の比例縮小が欠かせない。素子分離技
術としては、窒化膜をパターニングした後、その窒化膜
、の周囲のシリコンだけを選択的に酸化するＬ ＯＧ
ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆＳｉｌ
ｉｃｏｎ）法がある。
微細化技術の確率が要求されている。この微細化技術に
おける重要な項目の１つとして、半導体集積回路装置を
構成する複数個のＭＯＳ型電界効果トランジスタ（以下
、ＭＯＳ Ｆ ＥＴと略す）を分離する素子分離領域の
縮小がある。特に大容量メモリでは素子分離領域の寸法
がメモリセルサイズを決める大きな要因となり、論理Ｌ
ＳＩではチップパターン全体を比例縮小していく上にお
いて素子分離領域の比例縮小が欠かせない。素子分離技
術としては、窒化膜をパターニングした後、その窒化膜
、の周囲のシリコンだけを選択的に酸化するＬ ＯＧ
ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆＳｉｌ
ｉｃｏｎ）法がある。
このＬＯＣＯ５法による素子分離絶縁膜の製造方法を第
３図（ａ）〜（ｅ）を用いて説明する。
３図（ａ）〜（ｅ）を用いて説明する。
まず、第３図（ａ）に示すように、濃度１×１０１５ｃ
ｍ−３，比抵抗１０Ω・Ｃ１ＩｌのＰ型シリコン半導体
基板（１）の−主面上に熱酸化法により膜厚３００〜５
００人の下敷酸化膜（２）を形成する。この下敷酸化膜
（２）は後の工程で形成されるシリコン窒化膜の応力を
緩和させ、Ｐ型シリコン半導体基板（１）内での転位や
スリップの発生を抑制させるためのものである。
ｍ−３，比抵抗１０Ω・Ｃ１ＩｌのＰ型シリコン半導体
基板（１）の−主面上に熱酸化法により膜厚３００〜５
００人の下敷酸化膜（２）を形成する。この下敷酸化膜
（２）は後の工程で形成されるシリコン窒化膜の応力を
緩和させ、Ｐ型シリコン半導体基板（１）内での転位や
スリップの発生を抑制させるためのものである。
次に、第３図（ｂ）に示すように、下敷酸化膜（２）の
表面上にＣＶＤ法により膜厚５００〜８００人のシリコ
ン窒化膜（３）を堆積する。
表面上にＣＶＤ法により膜厚５００〜８００人のシリコ
ン窒化膜（３）を堆積する。
次に、第３図（Ｃ）に示すように、シリコン窒化膜（３
）の表面上にフォトレジスト（４）を塗付し、素子分離
絶縁膜を形成する領域上のパターンを除去するようにフ
ォトレジスト（４）を写真蝕刻法によりバターニングす
る。続いて、フォトレジスト（４）をマスクとしてシリ
コン窒化膜（３）のエツチングを行なう。
）の表面上にフォトレジスト（４）を塗付し、素子分離
絶縁膜を形成する領域上のパターンを除去するようにフ
ォトレジスト（４）を写真蝕刻法によりバターニングす
る。続いて、フォトレジスト（４）をマスクとしてシリ
コン窒化膜（３）のエツチングを行なう。
次に、第３図（ｄ）に示すように、フォトレジスト（４
）のパターンを除去した後、シリコン窒化膜（３）をマ
スクとして９００〜１０００℃の温度下で熱酸化を行な
う。この時、シリコン窒化膜（３）で被覆されていない
領−域のみが酸化され、素子分離絶縁膜として膜厚ｔ
２（５０００〜６０００人）のフィールド酸化膜（８）
が形成される。
）のパターンを除去した後、シリコン窒化膜（３）をマ
スクとして９００〜１０００℃の温度下で熱酸化を行な
う。この時、シリコン窒化膜（３）で被覆されていない
領−域のみが酸化され、素子分離絶縁膜として膜厚ｔ
２（５０００〜６０００人）のフィールド酸化膜（８）
が形成される。
次に、第３図（ｅ）に示すように、シリコン窒化膜（３
）、下敷酸化膜（２）を順に除去すると、素子形成領域
にのみＰ型シリコン半導体基板（１）の−主面が露出す
る。その後、露出したＰ型シリコン半導体基板（１）の
−主面内に、通常のＭＯＳ Ｆ ＥＴ製造技術を用いて
ｎチャネルＭＯＳＦＥＴを形成する。
）、下敷酸化膜（２）を順に除去すると、素子形成領域
にのみＰ型シリコン半導体基板（１）の−主面が露出す
る。その後、露出したＰ型シリコン半導体基板（１）の
−主面内に、通常のＭＯＳ Ｆ ＥＴ製造技術を用いて
ｎチャネルＭＯＳＦＥＴを形成する。
上記のような従来のフィールド酸化膜（８）の製造方法
では、シリコン窒化膜（３）両端の下部にフィールド酸
化膜（８）がもぐり込み、バーズ・ピークと呼ばれる鳥
のくちばし状の酸化膜（９）が形成される。ここでは長
さｔ３（５０００〜６０００人）のバーズ・ピーク（９
）が形成され、フィールド酸化膜（８）の領域を拡大し
て素子形成領域を減少させることになり、微細化を妨げ
るという問題点があった。
では、シリコン窒化膜（３）両端の下部にフィールド酸
化膜（８）がもぐり込み、バーズ・ピークと呼ばれる鳥
のくちばし状の酸化膜（９）が形成される。ここでは長
さｔ３（５０００〜６０００人）のバーズ・ピーク（９
）が形成され、フィールド酸化膜（８）の領域を拡大し
て素子形成領域を減少させることになり、微細化を妨げ
るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、素子分離絶縁膜におけるバーズ・ピークの形
成を抑制して微細化に適した半導体装置を得ることを目
的としている。
たもので、素子分離絶縁膜におけるバーズ・ピークの形
成を抑制して微細化に適した半導体装置を得ることを目
的としている。
この発明に係る半導体装置の製造方法は、選択的に形成
した絶縁膜をマスクとして用いてシリコン半導体基板の
一主面にシリコンをイオン注入した後、この絶縁膜をマ
スクとして用いてシリコン半導体基板の一主面を酸化し
素子分離絶縁膜を形成するものである。
した絶縁膜をマスクとして用いてシリコン半導体基板の
一主面にシリコンをイオン注入した後、この絶縁膜をマ
スクとして用いてシリコン半導体基板の一主面を酸化し
素子分離絶縁膜を形成するものである。
この発明においては、選択的に形成した絶縁膜に被覆さ
れない領域にシリコンのイオンが注入され酸化を促進す
るため、絶縁膜両端の下部での酸化は相対的に抑制され
、バーズ・ピークの形成を抑制せしめる。
れない領域にシリコンのイオンが注入され酸化を促進す
るため、絶縁膜両端の下部での酸化は相対的に抑制され
、バーズ・ピークの形成を抑制せしめる。
第１図（ａ）〜（ｅ）はこの発明の一実施例による製造
方法を示す断面図である。まず、第３図（ａ）〜（Ｃ）
に示した従来の技術と同様に、Ｐ型シリコン半導体基板
（１）の−主面上に下敷酸化膜（２）、絶縁膜であるシ
リコン窒化膜（３）、フォトレジスト（４）を順に積層
し、素子分離絶縁膜を形成する領域上のフォトレジスト
（４）のパターンを除去するようにパターニングを行な
い、続いて、フォトレジスト（４）をマスクとしてシリ
コン窒化膜（３）のエツチングを行なう。
方法を示す断面図である。まず、第３図（ａ）〜（Ｃ）
に示した従来の技術と同様に、Ｐ型シリコン半導体基板
（１）の−主面上に下敷酸化膜（２）、絶縁膜であるシ
リコン窒化膜（３）、フォトレジスト（４）を順に積層
し、素子分離絶縁膜を形成する領域上のフォトレジスト
（４）のパターンを除去するようにパターニングを行な
い、続いて、フォトレジスト（４）をマスクとしてシリ
コン窒化膜（３）のエツチングを行なう。
次に、第１図（ａ）に示すように、シリコン窒化膜（３
）及びフォトレジスト（４）をマスクとして、下敷酸化
膜（２）上からＰ型シリコン半導体基板（１）の−主面
に、加速電圧数１０〜数１００ＫｅＶ、 ドーズ量Ｉ
Ｘ １０１５〜Ｉ Ｘ １０１６ｃｍ−２の条件でシ
リコンのイオン注入を行なう。注入されたシリコンのイ
オンはＰ型シリコン半導体基板（１）の主面を構成する
シリコンの結晶構造を破壊するため、Ｐ型シリコン半導
体基板（１）の−主面は酸素を拡散しやすい状態となる
。
）及びフォトレジスト（４）をマスクとして、下敷酸化
膜（２）上からＰ型シリコン半導体基板（１）の−主面
に、加速電圧数１０〜数１００ＫｅＶ、 ドーズ量Ｉ
Ｘ １０１５〜Ｉ Ｘ １０１６ｃｍ−２の条件でシ
リコンのイオン注入を行なう。注入されたシリコンのイ
オンはＰ型シリコン半導体基板（１）の主面を構成する
シリコンの結晶構造を破壊するため、Ｐ型シリコン半導
体基板（１）の−主面は酸素を拡散しやすい状態となる
。
次に、第１図（ｂ）に示すように、フォトレジスト（４
）のパターンを除去した後、シリコン窒化膜（３）をマ
スクとして９００〜１０００℃の温度下で熱酸化を行な
う。この時、シリコン窒化膜（３）で被覆されていない
領域すなわちシリコンのイオンが注入された領域におい
ては、酸素を拡散しやすい状態にあるので、増速酸化が
起こり、素子分離絶縁膜として膜厚ｔ。（５０００〜６
０００人）の素子分離絶縁膜であるフィールド酸化膜（
５）か形成される。
）のパターンを除去した後、シリコン窒化膜（３）をマ
スクとして９００〜１０００℃の温度下で熱酸化を行な
う。この時、シリコン窒化膜（３）で被覆されていない
領域すなわちシリコンのイオンが注入された領域におい
ては、酸素を拡散しやすい状態にあるので、増速酸化が
起こり、素子分離絶縁膜として膜厚ｔ。（５０００〜６
０００人）の素子分離絶縁膜であるフィールド酸化膜（
５）か形成される。
次に、第１図（ｅ）に示すように、シリコン窒化膜（３
）、下敷酸化膜（２）を順に除去すると、素子形成領域
にのみＰ型シリコン半導体基板（１−）の−主面か露出
する。その後、露出したＰ型シリコン半導体基板（１）
の−主面内に、通常のＭＯ５ＦＥＴ製造技術を用いてｎ
チャネルＭＯＳＦＥＴを形成する。
）、下敷酸化膜（２）を順に除去すると、素子形成領域
にのみＰ型シリコン半導体基板（１−）の−主面か露出
する。その後、露出したＰ型シリコン半導体基板（１）
の−主面内に、通常のＭＯ５ＦＥＴ製造技術を用いてｎ
チャネルＭＯＳＦＥＴを形成する。
上記のようなフィールド酸化膜（５）の製造方法では、
シリコン窒化膜（３）で被覆されていない領域にシリコ
ンのイオンを注入し酸素を拡散しやすい状態としである
ので、シリコン窒化膜（３）をマスクとして熱酸化を施
すと、酸化が促進され増速酸化が起こる。一方、シリコ
ン窒化膜（３）で被覆された領域では、被覆されていな
い領域と比べて相対的に酸化が抑制される。したがって
、膜厚ｔ、 （５０００〜６０００人）のフィールド
酸化膜（５）の形成では、シリコン窒化膜（３）両端の
下部に形成されるバーズ・ピーク（６）の長さはｔ 、
（３０００〜４０００人）に抑制され、フィールド
酸化膜（５）の領域拡大を抑制して素子形成領域を増大
させる。ゆえに、微細化に適した半導体装置を得ること
ができる。
シリコン窒化膜（３）で被覆されていない領域にシリコ
ンのイオンを注入し酸素を拡散しやすい状態としである
ので、シリコン窒化膜（３）をマスクとして熱酸化を施
すと、酸化が促進され増速酸化が起こる。一方、シリコ
ン窒化膜（３）で被覆された領域では、被覆されていな
い領域と比べて相対的に酸化が抑制される。したがって
、膜厚ｔ、 （５０００〜６０００人）のフィールド
酸化膜（５）の形成では、シリコン窒化膜（３）両端の
下部に形成されるバーズ・ピーク（６）の長さはｔ 、
（３０００〜４０００人）に抑制され、フィールド
酸化膜（５）の領域拡大を抑制して素子形成領域を増大
させる。ゆえに、微細化に適した半導体装置を得ること
ができる。
なお、上記実施例においては、シリコン窒化膜（３）の
応力を緩和させるため、Ｐ型シリコン半導体基板（１）
の−主面上に下敷酸化膜（２）を形成したものを示した
が、下敷酸化膜（２）の代わりに下敷酸化膜（２）とポ
リシリコン膜（７）との積層膜を用いて、Ｐ型シリコン
半導体基板（１）の−主面上に下敷酸化膜（２）、ポリ
シリコン膜（７）を順に積層したとしても、上記実施例
と同様の効果を得られるものである。この場合、第２図
に示すように、シリコン窒化膜（３）及びフォトレジス
ト（４）をマスクとして、下敷酸化膜（２）とポリシリ
コン膜（７）との積層股上からＰ型シリコン半導体基板
（１）の−主面にシリコンのイオンを注入することにな
る。
応力を緩和させるため、Ｐ型シリコン半導体基板（１）
の−主面上に下敷酸化膜（２）を形成したものを示した
が、下敷酸化膜（２）の代わりに下敷酸化膜（２）とポ
リシリコン膜（７）との積層膜を用いて、Ｐ型シリコン
半導体基板（１）の−主面上に下敷酸化膜（２）、ポリ
シリコン膜（７）を順に積層したとしても、上記実施例
と同様の効果を得られるものである。この場合、第２図
に示すように、シリコン窒化膜（３）及びフォトレジス
ト（４）をマスクとして、下敷酸化膜（２）とポリシリ
コン膜（７）との積層股上からＰ型シリコン半導体基板
（１）の−主面にシリコンのイオンを注入することにな
る。
また、上記実施例においては、Ｐ型シリコン半導体基板
（１）にフィールド酸化膜（５）を形成したものを示し
たが、Ｐ型シリコン半導体基板（１）の代わりにｎ型シ
リコン半導体基板を用いて、ｎ型シリコン半導体基板に
フィールド酸化膜を形成したとしても、上記実施例と同
様の効果を得られるものである。
（１）にフィールド酸化膜（５）を形成したものを示し
たが、Ｐ型シリコン半導体基板（１）の代わりにｎ型シ
リコン半導体基板を用いて、ｎ型シリコン半導体基板に
フィールド酸化膜を形成したとしても、上記実施例と同
様の効果を得られるものである。
この発明は以上述べたように１選択的に形成した絶縁膜
をマスクとして用いてシリコン半導体基板の一主面にシ
リコンをイオン注入した後、この絶縁膜をマスクとして
用いてシリコン半導体基板の一主面を酸化し素子分離絶
縁膜を形成したので、絶縁膜両端の下部での酸化に起因
するバーズ・ピークの形成を抑制でき、微細化に適した
半導体装置が得られるという効果を有するものである。
をマスクとして用いてシリコン半導体基板の一主面にシ
リコンをイオン注入した後、この絶縁膜をマスクとして
用いてシリコン半導体基板の一主面を酸化し素子分離絶
縁膜を形成したので、絶縁膜両端の下部での酸化に起因
するバーズ・ピークの形成を抑制でき、微細化に適した
半導体装置が得られるという効果を有するものである。
第１図（ａ）ないし第１図（Ｃ）はこの発明の一実施例
を工程順に順次示す断面図、第２図はこの発明の第２の
実施例を示す断゛面図、第３図（ａ）ないし第３図（ｅ
）は従来の素子分離絶縁膜の製造工程を順次示す断面図
である。 図において、（１）はＰ型シリコン半導体基板、（３）
はシリコン窒化膜、（５）はフィールド酸化膜、（６）
はバーズ・ピークである。 なお、各図中、同一符号は同一または相当部分を示す。
を工程順に順次示す断面図、第２図はこの発明の第２の
実施例を示す断゛面図、第３図（ａ）ないし第３図（ｅ
）は従来の素子分離絶縁膜の製造工程を順次示す断面図
である。 図において、（１）はＰ型シリコン半導体基板、（３）
はシリコン窒化膜、（５）はフィールド酸化膜、（６）
はバーズ・ピークである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- シリコン半導体基板の一主面上に選択的に絶縁膜を形
成する工程、この絶縁膜をマスクとして前記シリコン半
導体基板の一主面にシリコンをイオン注入する工程、前
記絶縁膜をマスクとして前記シリコン半導体基板の一主
面を酸化し素子分離絶縁膜を形成する工程を備えた半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19746990A JPH0480927A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19746990A JPH0480927A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480927A true JPH0480927A (ja) | 1992-03-13 |
Family
ID=16375010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19746990A Pending JPH0480927A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0480927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294563A (en) * | 1991-04-30 | 1994-03-15 | Texas Instruments Incorporated | Sidewall-sealed and sandwiched poly-buffered locos isolation methods |
-
1990
- 1990-07-23 JP JP19746990A patent/JPH0480927A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294563A (en) * | 1991-04-30 | 1994-03-15 | Texas Instruments Incorporated | Sidewall-sealed and sandwiched poly-buffered locos isolation methods |
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