JPH0438141B2 - - Google Patents
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- JPH0438141B2 JPH0438141B2 JP59011234A JP1123484A JPH0438141B2 JP H0438141 B2 JPH0438141 B2 JP H0438141B2 JP 59011234 A JP59011234 A JP 59011234A JP 1123484 A JP1123484 A JP 1123484A JP H0438141 B2 JPH0438141 B2 JP H0438141B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はSOI（絶縁体上の半導体）構造、また
は３次元構造のCMIS（相補型の金属−絶縁体−
半導体）素子等の両方の導電型素子を有する半導
体装置に関する。
は３次元構造のCMIS（相補型の金属−絶縁体−
半導体）素子等の両方の導電型素子を有する半導
体装置に関する。
(b) 技術の背景
近年集積回路の高速化、高集積化に伴い、半導
体装置は半導体基板の代わりに絶縁基板が用いら
れたり、第２層目以上に能動素子を形成した多層
構造が検討されるようになり、素子構造、材料、
製造方法について種々提案されている。
体装置は半導体基板の代わりに絶縁基板が用いら
れたり、第２層目以上に能動素子を形成した多層
構造が検討されるようになり、素子構造、材料、
製造方法について種々提案されている。
素子特性の高速性に関係する導電キヤリアの易
動度はキヤリアが電子か正孔かにより、また半導
体層の面指数により異なる。導電キヤリアの易動
度は、特にMIS素子においては素子機能に与かる
チヤンネルが半導体層の表面に形成されるため、
表面易動度（フイールド・エフエクト・モビリテ
イ）を用いる。
動度はキヤリアが電子か正孔かにより、また半導
体層の面指数により異なる。導電キヤリアの易動
度は、特にMIS素子においては素子機能に与かる
チヤンネルが半導体層の表面に形成されるため、
表面易動度（フイールド・エフエクト・モビリテ
イ）を用いる。
ｎ−MIS素子はｐ型半導体層の表面に形成され
たｎ型チヤンネル内を電子が、ｐ−MIS素子はｎ
型半導体層の表面に形成されたｐ型チヤンネル内
を正孔が、またバイポーラ素子においては、npn
トランジスタのｐ型ベース内を電子が、pnpトラ
ンジスタのｎ型ベース内を正孔が走行し、これら
のキヤリアが素子機能に与かる。従つてそれぞれ
の素子は、キヤリアが電子か正孔かにより、これ
らの表面易動度が最大の面指数をもつ半導体層内
に形成されるのが理想的である。
たｎ型チヤンネル内を電子が、ｐ−MIS素子はｎ
型半導体層の表面に形成されたｐ型チヤンネル内
を正孔が、またバイポーラ素子においては、npn
トランジスタのｐ型ベース内を電子が、pnpトラ
ンジスタのｎ型ベース内を正孔が走行し、これら
のキヤリアが素子機能に与かる。従つてそれぞれ
の素子は、キヤリアが電子か正孔かにより、これ
らの表面易動度が最大の面指数をもつ半導体層内
に形成されるのが理想的である。
(c) 従来技術と問題点
前記面指数は半導体基板若しくは半導体層に珪
素を用いる場合は、電子は（100）面を、正孔は
（110）面を用いることにより、その表面易動度を
大きくすることができる。
素を用いる場合は、電子は（100）面を、正孔は
（110）面を用いることにより、その表面易動度を
大きくすることができる。
従来はCMIS素子等両方の導電型素子を有する
半導体装置を形成する場合、単一の面指数を有す
る半導体基板若しくは半導体層に、ｎ−MIS素子
とｐ−MIS素子を形成していた。一般に半導体基
板若しくは半導体層に珪素を用いるときは、表面
易動度の大きい電子を優先してこれが最大の易動
度をもつ（100）面を用い、この面に両方の導電
型素子を形成し、ｐ−MIS素子は儀牲になつてい
た。半導体装置の高速化の要望より、ｎ−MIS素
子とｐ−MIS素子のそれぞれに有利な面指数を有
する構造の半導体装置が期待されるようになつ
た。
半導体装置を形成する場合、単一の面指数を有す
る半導体基板若しくは半導体層に、ｎ−MIS素子
とｐ−MIS素子を形成していた。一般に半導体基
板若しくは半導体層に珪素を用いるときは、表面
易動度の大きい電子を優先してこれが最大の易動
度をもつ（100）面を用い、この面に両方の導電
型素子を形成し、ｐ−MIS素子は儀牲になつてい
た。半導体装置の高速化の要望より、ｎ−MIS素
子とｐ−MIS素子のそれぞれに有利な面指数を有
する構造の半導体装置が期待されるようになつ
た。
(d) 発明の目的
本発明の目的は従来技術の有する上記の欠点を
除去し、両方の導電型素子をそれぞれ、キヤリア
易動度の大きい面指数の珪素層または珪素基板を
選んで形成してなる高速半導体装置の製造方法を
提供することにある。
除去し、両方の導電型素子をそれぞれ、キヤリア
易動度の大きい面指数の珪素層または珪素基板を
選んで形成してなる高速半導体装置の製造方法を
提供することにある。
(e) 発明の構成
上記の目的は本発明によれば、絶縁体上に、成
長温度の異なる多結晶珪素層を堆積する工程と、
該多結晶珪素層の内、成長温度の高い多結晶珪素
層を面指数（100）の珪素層に、成長温度の低い
多結晶珪素層を面指数（110）の珪素層に再結晶
化する工程と、該面指数（100）の珪素層に電子
導電型素子を、該面指数（110）の珪素層に正孔
導電型素子を形成する工程を有することを特徴と
する半導体装置の製造方法を提供することによつ
て達成される。
長温度の異なる多結晶珪素層を堆積する工程と、
該多結晶珪素層の内、成長温度の高い多結晶珪素
層を面指数（100）の珪素層に、成長温度の低い
多結晶珪素層を面指数（110）の珪素層に再結晶
化する工程と、該面指数（100）の珪素層に電子
導電型素子を、該面指数（110）の珪素層に正孔
導電型素子を形成する工程を有することを特徴と
する半導体装置の製造方法を提供することによつ
て達成される。
本発明は石英ガラス、二酸化珪素等の、絶縁体
基板若しくは絶縁体層上に成長温度の異なる多結
晶半導体層を堆積し、該多結晶半導体層をレーザ
等のビーム照射により溶融し再結晶化、または単
結晶化した後、素子形成を行う。この場合多結晶
半導体層の材料により成長温度を調整して結晶方
位の分布を変え、再結晶化、または単結晶化させ
るとき、多くの場合この方位分布が継承されるこ
を利用して、半導体層の面指数を作りわけるもの
である。
基板若しくは絶縁体層上に成長温度の異なる多結
晶半導体層を堆積し、該多結晶半導体層をレーザ
等のビーム照射により溶融し再結晶化、または単
結晶化した後、素子形成を行う。この場合多結晶
半導体層の材料により成長温度を調整して結晶方
位の分布を変え、再結晶化、または単結晶化させ
るとき、多くの場合この方位分布が継承されるこ
を利用して、半導体層の面指数を作りわけるもの
である。
(f) 発明の実施例
多結晶珪素の方位分布は、その成長温度に依存
する。例えば700℃付近では（100）が、650℃以
下では（110）が優勢になる。そこで、ｎ−MIS
素子を形成する多結晶珪素層は700℃で、ｐ−
MIS素子を形成する多結晶珪素層は600℃で成長
すると、それぞれ（100）、（110）配向になる。
する。例えば700℃付近では（100）が、650℃以
下では（110）が優勢になる。そこで、ｎ−MIS
素子を形成する多結晶珪素層は700℃で、ｐ−
MIS素子を形成する多結晶珪素層は600℃で成長
すると、それぞれ（100）、（110）配向になる。
ｐ−MIS素子における正孔の表面易動度は
（100）面で約130cm2V-1sec-1であるが、（110）面
で約170cm2V-1sec-1（＜100＞方向で）となる。
（100）面で約130cm2V-1sec-1であるが、（110）面
で約170cm2V-1sec-1（＜100＞方向で）となる。
つぎに、上記多結晶珪素層の再結晶化、または
単結晶化は10Wの連続発振（CW）アルゴン・イ
オン（Ar+）・レーザを用い、ビームを直径50μｍ
に絞り10cm／secで走査して25μｍピツチで多結晶
珪素層を溶融して行う。ビーム照射はレーザの他
に電子ビーム、クセノン・ランプ等を用いてもよ
い。
単結晶化は10Wの連続発振（CW）アルゴン・イ
オン（Ar+）・レーザを用い、ビームを直径50μｍ
に絞り10cm／secで走査して25μｍピツチで多結晶
珪素層を溶融して行う。ビーム照射はレーザの他
に電子ビーム、クセノン・ランプ等を用いてもよ
い。
ビーム照射は熱吸収をよくするための反射防止
と基板および珪素層の歪応力緩和のため、多結晶
珪素層に厚さ500Åの窒化珪素膜、厚さ1μｍの気
相成長による二酸化珪素膜を被覆して行い、照射
後これらの膜は除去する。
と基板および珪素層の歪応力緩和のため、多結晶
珪素層に厚さ500Åの窒化珪素膜、厚さ1μｍの気
相成長による二酸化珪素膜を被覆して行い、照射
後これらの膜は除去する。
第１図は本発明の実施例を示す２入力NORゲ
ート集積回路の平面図と断面図である。
ート集積回路の平面図と断面図である。
第１図ａは平面図で、２は絶縁体基板上に配置
された（100）面の珪素層、３，４は該層を覆つ
て設けられた絶縁体層上に配置された（110）面
の珪素層を示す。これらはそれぞれ前記の成長温
度で多結晶珪素層を厚さ何れも5000Åに堆積し、
前記のビーム照射によるアニールにより再結晶化
または単結晶化して形成される。
された（100）面の珪素層、３，４は該層を覆つ
て設けられた絶縁体層上に配置された（110）面
の珪素層を示す。これらはそれぞれ前記の成長温
度で多結晶珪素層を厚さ何れも5000Åに堆積し、
前記のビーム照射によるアニールにより再結晶化
または単結晶化して形成される。
図において、珪素層２にｎ−MIS素子を２個、
珪素層３，４にｐ−MIS素子を１個宛形成する。
５，５Ａ，６，６Ａは厚さ5000Åの多結晶珪素層
よりなるゲートを示す。７，８，９はアルミニウ
ム電極を示し、それぞれ外部接続端子Vss，
Vout，Vddに接続する。１０，１１，１２，１
３，１４，１５は基板上に被覆された二酸化珪素
膜に開口された電極接続用の窓を示す。１６，１
７は上下のゲート５と５Ａ、６と６Ａを接続する
窓を示す。
珪素層３，４にｐ−MIS素子を１個宛形成する。
５，５Ａ，６，６Ａは厚さ5000Åの多結晶珪素層
よりなるゲートを示す。７，８，９はアルミニウ
ム電極を示し、それぞれ外部接続端子Vss，
Vout，Vddに接続する。１０，１１，１２，１
３，１４，１５は基板上に被覆された二酸化珪素
膜に開口された電極接続用の窓を示す。１６，１
７は上下のゲート５と５Ａ、６と６Ａを接続する
窓を示す。
第１図ｂにおいて、絶縁体基板１の上にソース
とドレインが接続された２個のｎ−MIS素子を形
成する。珪素層２にボロン・イオン（B+）を
50keVで１・1012cm-2注入してｐ型珪素層にす
る。このイオン注入はビーム照射前に行つてもよ
い。図で１８，１９はゲート絶縁体膜で、厚さ
500Åの二酸化珪素膜を用いる。２Ａは、ゲート
多結晶珪素層５，６をマスクにして砒素イオン
（As+）を100keVで５・1015cm-2注入し、ｐ型珪
素層２をn+型に変換したソース、ドレイン領域
を示す。同時にゲート多結晶珪素層５，６はn+
型になる。
とドレインが接続された２個のｎ−MIS素子を形
成する。珪素層２にボロン・イオン（B+）を
50keVで１・1012cm-2注入してｐ型珪素層にす
る。このイオン注入はビーム照射前に行つてもよ
い。図で１８，１９はゲート絶縁体膜で、厚さ
500Åの二酸化珪素膜を用いる。２Ａは、ゲート
多結晶珪素層５，６をマスクにして砒素イオン
（As+）を100keVで５・1015cm-2注入し、ｐ型珪
素層２をn+型に変換したソース、ドレイン領域
を示す。同時にゲート多結晶珪素層５，６はn+
型になる。
つぎに珪素層２を覆つて設けられた厚さ1μｍ
の二酸化珪素よりなる絶縁体層２２上に配置され
た珪素層３，４に、ソースとドレインがアルミニ
ウム電極９で接続された２個のｐ−MIS素子を形
成する。珪素層３，４に燐イオン（P+）を
70keVで１・1012cm-2注入してｎ型珪素層にす
る。このイオン注入はビーム照射前に行つてもよ
い。図で２０，２１はゲート絶縁体膜で、厚さ
500Åの二酸化珪素膜を用いる。３Ａ，４Ａは、
ゲート多結晶珪素層５Ａ，６Ａをマスクにしてボ
ロン・イオン（B+）を50keVで５・1015cm-2注入
し、ｎ型珪素層３，４をp+型に変換したソース、
ドレイン領域を示す。同時にゲート多結晶珪素層
５Ａ，６Ａはp+型になる。
の二酸化珪素よりなる絶縁体層２２上に配置され
た珪素層３，４に、ソースとドレインがアルミニ
ウム電極９で接続された２個のｐ−MIS素子を形
成する。珪素層３，４に燐イオン（P+）を
70keVで１・1012cm-2注入してｎ型珪素層にす
る。このイオン注入はビーム照射前に行つてもよ
い。図で２０，２１はゲート絶縁体膜で、厚さ
500Åの二酸化珪素膜を用いる。３Ａ，４Ａは、
ゲート多結晶珪素層５Ａ，６Ａをマスクにしてボ
ロン・イオン（B+）を50keVで５・1015cm-2注入
し、ｎ型珪素層３，４をp+型に変換したソース、
ドレイン領域を示す。同時にゲート多結晶珪素層
５Ａ，６Ａはp+型になる。
２３は厚さ1μｍの二酸化珪素よりなるカバー
膜を示す。
膜を示す。
第２図はバイポーラ素子の実施例を示す断面図
である。図において、２０１は絶縁体基板、２０
２は面指数（100）のｐ型珪素層で、ここにエミ
ツタとコレクタが接続された２個のラテラルnpn
トランジスタを設ける。２０２Ａは珪素層２０２
をイオン注入によりn+型に変換したエミツタ、
コレクタ領域、２０３，２０４は珪素層２０２を
覆つてなる絶縁層２１６上に形成された面指数
（110）のｎ型珪素層で、ここにそれぞれラテラル
pnpトランジスタを１個宛設ける。２０３Ａ，２
０４Ａは珪素層２０４，２０４をイオン注入によ
りp+型に変換したエミツタ、コレクタ領域、２
０５，２０６はnpnトランジスタのベース引出し
用のp+型多結晶珪素層で、熱拡散により不純物
を珪素層２０２に導入してp+領域を形成する。
２０７，２０８はpnpトランジスタのベース引出
し用のn+型多結晶珪素層で、熱拡散により不純
物を珪素層２０３，２０４に導入してn+領域を
形成する。２１０，２１１，２１２，２１３，２
１４，２１５はエミツタ、コレクタの電極窓を示
す。
である。図において、２０１は絶縁体基板、２０
２は面指数（100）のｐ型珪素層で、ここにエミ
ツタとコレクタが接続された２個のラテラルnpn
トランジスタを設ける。２０２Ａは珪素層２０２
をイオン注入によりn+型に変換したエミツタ、
コレクタ領域、２０３，２０４は珪素層２０２を
覆つてなる絶縁層２１６上に形成された面指数
（110）のｎ型珪素層で、ここにそれぞれラテラル
pnpトランジスタを１個宛設ける。２０３Ａ，２
０４Ａは珪素層２０４，２０４をイオン注入によ
りp+型に変換したエミツタ、コレクタ領域、２
０５，２０６はnpnトランジスタのベース引出し
用のp+型多結晶珪素層で、熱拡散により不純物
を珪素層２０２に導入してp+領域を形成する。
２０７，２０８はpnpトランジスタのベース引出
し用のn+型多結晶珪素層で、熱拡散により不純
物を珪素層２０３，２０４に導入してn+領域を
形成する。２１０，２１１，２１２，２１３，２
１４，２１５はエミツタ、コレクタの電極窓を示
す。
実施例では、基板上の素子形成を多層構造で行
つたが、単層構造で行つてもよい。
つたが、単層構造で行つてもよい。
実施例では両方の導電型素子を珪素層に形成し
たが、一導電型素子を珪素層に他導電型素子を珪
素基板に、あるいは一導電型素子を珪素層に他導
電型素子を他の珪素層および珪素基板に形成して
も発明の要旨は変わらない。
たが、一導電型素子を珪素層に他導電型素子を珪
素基板に、あるいは一導電型素子を珪素層に他導
電型素子を他の珪素層および珪素基板に形成して
も発明の要旨は変わらない。
(g) 発明の効果
以上詳細に説明したように本発明によれば、両
方の導電型素子をそれぞれ、キヤリア易動度の大
きい面指数の珪素層または珪素基板を選んで形成
してなる高速半導体装置の製造方法を提供するこ
とができる。
方の導電型素子をそれぞれ、キヤリア易動度の大
きい面指数の珪素層または珪素基板を選んで形成
してなる高速半導体装置の製造方法を提供するこ
とができる。
第１図は本発明の実施例を示す２入力NORゲ
ートMIS集積回路の平面図と断面図、第２図はバ
イポーラ素子の実施例を示す断面図である。 図において、１は絶縁体基板、２は（100）面
の珪素層、３，４は（110）面の珪素層、５，５
Ａ，６，６Ａは多結晶珪素層よりなるゲート、
７，８，９はアルミニウム電極、１０，１１，１
２，１３，１４，１５は電極窓、１６，１７は上
下のゲートを接続する窓、１８，１９，２０，２
１はゲート絶縁体膜、２２，２３は二酸化珪素
膜、、２０１は絶縁体基板、２０２は面指数
（100）のｐ型珪素層、２０２Ａはn+型エミツタ、
コレクタ領域、２０３，２０４は面指数（110）
のｎ型珪素層、２０５，２０６はnpnトランジス
タのベース引出し用のp+型多結晶珪素層、２０
７，２０８はpnpトランジスタのベース引出し用
のn+型多結晶珪素層、２１０，２１１，２１２，
２１３，２１４，２１５はエミツタ、コレクタの
電極窓を示す。
ートMIS集積回路の平面図と断面図、第２図はバ
イポーラ素子の実施例を示す断面図である。 図において、１は絶縁体基板、２は（100）面
の珪素層、３，４は（110）面の珪素層、５，５
Ａ，６，６Ａは多結晶珪素層よりなるゲート、
７，８，９はアルミニウム電極、１０，１１，１
２，１３，１４，１５は電極窓、１６，１７は上
下のゲートを接続する窓、１８，１９，２０，２
１はゲート絶縁体膜、２２，２３は二酸化珪素
膜、、２０１は絶縁体基板、２０２は面指数
（100）のｐ型珪素層、２０２Ａはn+型エミツタ、
コレクタ領域、２０３，２０４は面指数（110）
のｎ型珪素層、２０５，２０６はnpnトランジス
タのベース引出し用のp+型多結晶珪素層、２０
７，２０８はpnpトランジスタのベース引出し用
のn+型多結晶珪素層、２１０，２１１，２１２，
２１３，２１４，２１５はエミツタ、コレクタの
電極窓を示す。
Claims (1)
- １ 絶縁体上に、成長温度の異なる多結晶珪素層
を堆積する工程と、該多結晶珪素層の内、成長温
度の高い多結晶珪素層を面指数（100）の珪素層
に、成長温度の低い多結晶珪素層を面指数（110）
の珪素層に再結晶化する工程と、該面指数（100）
の珪素層に電子導電型素子を、該面指数（110）
の珪素層に正孔導電型素子を形成する工程を有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011234A JPS60154549A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011234A JPS60154549A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60154549A JPS60154549A (ja) | 1985-08-14 |
| JPH0438141B2 true JPH0438141B2 (ja) | 1992-06-23 |
Family
ID=11772245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011234A Granted JPS60154549A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154549A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119578A (ja) * | 1986-11-07 | 1988-05-24 | Seiko Epson Corp | 半導体装置 |
| JPH01264254A (ja) * | 1988-04-15 | 1989-10-20 | Agency Of Ind Science & Technol | 積層型半導体装置の製造方法 |
| US5643801A (en) | 1992-11-06 | 1997-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Laser processing method and alignment |
| US6908797B2 (en) | 2002-07-09 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2004048029A (ja) * | 2002-07-09 | 2004-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6821826B1 (en) * | 2003-09-30 | 2004-11-23 | International Business Machines Corporation | Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers |
| US7041576B2 (en) * | 2004-05-28 | 2006-05-09 | Freescale Semiconductor, Inc. | Separately strained N-channel and P-channel transistors |
| US8232598B2 (en) * | 2007-09-20 | 2012-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
| KR102334468B1 (ko) * | 2009-10-30 | 2021-12-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR101481398B1 (ko) * | 2009-12-11 | 2015-01-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 래치 회로 및 cpu |
-
1984
- 1984-01-24 JP JP59011234A patent/JPS60154549A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60154549A (ja) | 1985-08-14 |
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