JPS60113452A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS60113452A JPS60113452A JP58221028A JP22102883A JPS60113452A JP S60113452 A JPS60113452 A JP S60113452A JP 58221028 A JP58221028 A JP 58221028A JP 22102883 A JP22102883 A JP 22102883A JP S60113452 A JPS60113452 A JP S60113452A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）１発明の技術分野
本発明は多層構造の半導体装置およびその製造方法に関
するものである。
するものである。
（ｂ）、技術の背景
近年築積回路の高密度化に伴い半導体装置は多層構造が
用いられることが多くなり、第２層目以上に配線だけで
なく能動素子まで形成されるようになった。このような
半導体装置に対し眉間接続と、上層部の結晶生長に新規
の技術が要望されている。
用いられることが多くなり、第２層目以上に配線だけで
なく能動素子まで形成されるようになった。このような
半導体装置に対し眉間接続と、上層部の結晶生長に新規
の技術が要望されている。
（Ｃ）、従来技術と問題点
第１図に従来技術による２Ｎ構造の能動素子を有する半
導体装置の断面を示す。図で１はｐ型のシリコン半導体
基板、２はフィールド酸化領域、３は第１Ｎ目ｌ・ラン
ジスタのゲート酸化膜としての酸化シリコン（Ｓｉ Ｏ
□）膜、４はポリシリコンよりなるゲート、５はソース
、６ばドレイン、７は眉間絶縁用の気相生長（ＣＶＤ）
による５ｉＯ１２膜、８は第２層目トランジスタのデー
１−３ｉ０２膜、９はポリシリコンよりなるゲート、１
０，１１゜１２は該トランジスタを構成するための結晶
層で、１０はチャンネルを形成する領域、１１ばソース
、１２はドレイン、１３は表面被覆のＣＶＤ−５ｉＯ２
膜、１４は層間接続のアルミニウム（八］）膜を示す。
導体装置の断面を示す。図で１はｐ型のシリコン半導体
基板、２はフィールド酸化領域、３は第１Ｎ目ｌ・ラン
ジスタのゲート酸化膜としての酸化シリコン（Ｓｉ Ｏ
□）膜、４はポリシリコンよりなるゲート、５はソース
、６ばドレイン、７は眉間絶縁用の気相生長（ＣＶＤ）
による５ｉＯ１２膜、８は第２層目トランジスタのデー
１−３ｉ０２膜、９はポリシリコンよりなるゲート、１
０，１１゜１２は該トランジスタを構成するための結晶
層で、１０はチャンネルを形成する領域、１１ばソース
、１２はドレイン、１３は表面被覆のＣＶＤ−５ｉＯ２
膜、１４は層間接続のアルミニウム（八］）膜を示す。
この場合第２層目の結晶Ｎ１０，１１．１２の形成はポ
リシリコン層にレーザを照射して溶融し種なしで再結晶
化させて行う。このようにして形成された結晶層はポリ
シリコンより少ないがグレイン・バウンダリーが入り完
全な結晶性が得られ難い。
リシリコン層にレーザを照射して溶融し種なしで再結晶
化させて行う。このようにして形成された結晶層はポリ
シリコンより少ないがグレイン・バウンダリーが入り完
全な結晶性が得られ難い。
眉間接続は第１層目トランジスタのドレイン上と、第２
層目トランジスタのソース上の５ｔ０２膜に接続窓を開
け／ｌｌ１ｔＮ４を用いて行う。このため専用のＡＩ膜
形成の工程を要し、かつＡＩ膜は大きな段差を覆うため
膜形成が難しくなる。
層目トランジスタのソース上の５ｔ０２膜に接続窓を開
け／ｌｌ１ｔＮ４を用いて行う。このため専用のＡＩ膜
形成の工程を要し、かつＡＩ膜は大きな段差を覆うため
膜形成が難しくなる。
（ｄ）９発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
第２Ｎ目以上の素子と、−該素子と第１Ｎ目素子との接
続部とが結晶性のよいエピタキシアル半導体層により形
成された多層構造の半導体装置およびその製造方法を提
供することにある。
第２Ｎ目以上の素子と、−該素子と第１Ｎ目素子との接
続部とが結晶性のよいエピタキシアル半導体層により形
成された多層構造の半導体装置およびその製造方法を提
供することにある。
（ｅ）１発明の構成
上記の目的は本発明によれば、
（１）、第２層目以上の素子と、該素子と第１Ｎ目素子
との接続部とがエピタキシアル半導体層よりなることを
特徴とする半導体装置。
との接続部とがエピタキシアル半導体層よりなることを
特徴とする半導体装置。
（２）、半導体基板上に第１の酸化シリコン膜を被着し
上記接続部を残してそれ以外の部分を除去する工程と、
接続部の第１の酸化シリコン膜をマスクにして半導体基
板に不純物を導入する工程と、第１の酸化シリコン膜を
覆って第２の酸化シリコン膜を被着する工程と、接続部
に窓を開は窓の底面の半導体基板」二および窓の側面の
酸化シリコン上にエピタキシアル半導体層を被着する工
程と、第２の酸化シリコン膜」二にエピタキシプル半導
体層を被着する工程を有することを特徴とする半導体装
置の製造方法。
上記接続部を残してそれ以外の部分を除去する工程と、
接続部の第１の酸化シリコン膜をマスクにして半導体基
板に不純物を導入する工程と、第１の酸化シリコン膜を
覆って第２の酸化シリコン膜を被着する工程と、接続部
に窓を開は窓の底面の半導体基板」二および窓の側面の
酸化シリコン上にエピタキシアル半導体層を被着する工
程と、第２の酸化シリコン膜」二にエピタキシプル半導
体層を被着する工程を有することを特徴とする半導体装
置の製造方法。
を提供することによって達成される。
（ｆ）９発明の実施例
第２図は本発明の実施例を工程順に示す半導体基板の断
面図を示す。
面図を示す。
第２図ｔａ＋において２１はｐ型Ｓｔ半導体基板、２２
はフィールド酸化領域、２３は５００人厚さのゲート５
１０２膜を示す。ゲー）Ｓｉ０２膜上に通常のパタニン
グを用いてポリシリコンよりなるゲート２４と第１の５
ｊ０２膜として接続部用の不純物を添加しないＣＶＤ
５ｉ０２膜２５をそれぞれ４０００人被着する。
はフィールド酸化領域、２３は５００人厚さのゲート５
１０２膜を示す。ゲー）Ｓｉ０２膜上に通常のパタニン
グを用いてポリシリコンよりなるゲート２４と第１の５
ｊ０２膜として接続部用の不純物を添加しないＣＶＤ
５ｉ０２膜２５をそれぞれ４０００人被着する。
つぎに第２図（ｂｌにおいてゲート２４と接続部のＣＶ
Ｄ−３ｉ０２映２５をマスクにしゲート５ｉ０２膜２３
を通して半導体基板にりん・イオン（Ｐ”）を注入して
ソース領域２６とドレイン領域２７を３０００人の厚さ
に形成する。
Ｄ−３ｉ０２映２５をマスクにしゲート５ｉ０２膜２３
を通して半導体基板にりん・イオン（Ｐ”）を注入して
ソース領域２６とドレイン領域２７を３０００人の厚さ
に形成する。
つぎに第２図（ｃ＋において半導体基板全面に第２の５
ｉ０２膜としてＣＶＤ−３ｉ０２膜２８を６０００人の
厚さに被着する。
ｉ０２膜としてＣＶＤ−３ｉ０２膜２８を６０００人の
厚さに被着する。
つぎに第２図（ｄｌにおいて接続部のＣＶ Ｄ−５ｉ○
ｚＨ＊２５の内側にパタニングにより窓２９を約２μｍ
幅に開ける。
ｚＨ＊２５の内側にパタニングにより窓２９を約２μｍ
幅に開ける。
つぎに第２図（ｅｌにおいて半導体基板全面にポリシリ
コン膜３０を４０００人の厚さに被着する。
コン膜３０を４０００人の厚さに被着する。
つぎに該ポリシリコン膜３０を窓２９の底面より順次図
の右方向へラテラル・エピタキシアル生長をおこなう。
の右方向へラテラル・エピタキシアル生長をおこなう。
ラテラル・エピタキシアル生長は１０Ｗのアルゴン（Ａ
ｒ） ・レーザを用い直（ｙ１３ｏμｍのスポットに絞
り５ｃｍ／ｓｅｃで走査して１０μｍピンチでポリシリ
コン膜を溶融して行う。Ｓｉば５ｊ０２より約２桁熱伝
導率が大きいため、最初窓２９の底面でレーザの照射を
受けて溶融したポリシリコンはＳｉ半導体基板に接する
面から冷却されて固まってゆき、ここから下地の方位に
合わせて単結晶化され生長がはじまる。ここから溶融領
域を徐々に横方向に移動して５０μｍ程度迄単結晶化が
可能である。ラテラル・エピタキシアル生長はレーデの
他に電子ビーム、クセノン・ランプ等を用いてもよい。
ｒ） ・レーザを用い直（ｙ１３ｏμｍのスポットに絞
り５ｃｍ／ｓｅｃで走査して１０μｍピンチでポリシリ
コン膜を溶融して行う。Ｓｉば５ｊ０２より約２桁熱伝
導率が大きいため、最初窓２９の底面でレーザの照射を
受けて溶融したポリシリコンはＳｉ半導体基板に接する
面から冷却されて固まってゆき、ここから下地の方位に
合わせて単結晶化され生長がはじまる。ここから溶融領
域を徐々に横方向に移動して５０μｍ程度迄単結晶化が
可能である。ラテラル・エピタキシアル生長はレーデの
他に電子ビーム、クセノン・ランプ等を用いてもよい。
つぎに第２図（ｆｌにおいて第２層目のトランジスタの
デー１−５ｉＯｚ膜３１を半導体基板全面に５００人の
厚さに被着する。つぎにレジストをマスクにして接合部
５ｉ０２膜２５に相当する部分にりんイオン（Ｐ＋）を
１８０ｋｅＶで５ Ｘ １０ ”ｃｍ−２注入してこの
部分の５ｉｌＱ３０をｎ＋型にして層間接合部３０−１
を形成する。イオン注入後９５０℃の熱処理により窓の
底面に接する半導体基板内にちりん（Ｐ）が導入されて
ドレイン２７に接してｎ＋型領領域３２得る。
デー１−５ｉＯｚ膜３１を半導体基板全面に５００人の
厚さに被着する。つぎにレジストをマスクにして接合部
５ｉ０２膜２５に相当する部分にりんイオン（Ｐ＋）を
１８０ｋｅＶで５ Ｘ １０ ”ｃｍ−２注入してこの
部分の５ｉｌＱ３０をｎ＋型にして層間接合部３０−１
を形成する。イオン注入後９５０℃の熱処理により窓の
底面に接する半導体基板内にちりん（Ｐ）が導入されて
ドレイン２７に接してｎ＋型領領域３２得る。
つぎに第２図ｉｇ）において３３はポリシリコンよりな
る第２層目１−ランジスタのゲートで、該ゲートをマス
クにして５ｉ０２膜を通してＳｔ膜３０にポロン・イオ
ン（Ｂ１）を注入して第２層目トランジスタのＰ＋型の
ソース３０−２とトレイン３０−３を得る。つぎにゲー
ト３３を覆って、高濃度にＰが導入されたりん珪酸ガラ
ス（Ｐ Ｓ Ｇ）を被着しく図示されていない）、イオ
ン注入によりｐ型になったゲートを熱処理によりＰＳＧ
からＰを導入してｎ＋型に変換する。さらに５ｉ０２膜
を通してＳｉ膜３０にＰが導入され第２Ｎ目トランジス
タのチャンネル形成領域３０−４を得る。つぎに第２Ｎ
目１−ランジスタのドレイン３０−３と、第２Ｎ目トラ
ンジスタのソース２６と、層間接続部３０−１との上に
コンタクト窓を開けＡＩ電極３４゜３５．３６を設けて
それぞれＶｄｄ、Ｖｓｓ、Ｖｏｕｔ端子とする。なお図
示されていないが第１．２層目１〜ランジスタのゲー１
−２４．，３３を接続して■ｉｎ端子とする。図は端子
配置を示すため右側が拡大されて描かれている。
る第２層目１−ランジスタのゲートで、該ゲートをマス
クにして５ｉ０２膜を通してＳｔ膜３０にポロン・イオ
ン（Ｂ１）を注入して第２層目トランジスタのＰ＋型の
ソース３０−２とトレイン３０−３を得る。つぎにゲー
ト３３を覆って、高濃度にＰが導入されたりん珪酸ガラ
ス（Ｐ Ｓ Ｇ）を被着しく図示されていない）、イオ
ン注入によりｐ型になったゲートを熱処理によりＰＳＧ
からＰを導入してｎ＋型に変換する。さらに５ｉ０２膜
を通してＳｉ膜３０にＰが導入され第２Ｎ目トランジス
タのチャンネル形成領域３０−４を得る。つぎに第２Ｎ
目１−ランジスタのドレイン３０−３と、第２Ｎ目トラ
ンジスタのソース２６と、層間接続部３０−１との上に
コンタクト窓を開けＡＩ電極３４゜３５．３６を設けて
それぞれＶｄｄ、Ｖｓｓ、Ｖｏｕｔ端子とする。なお図
示されていないが第１．２層目１〜ランジスタのゲー１
−２４．，３３を接続して■ｉｎ端子とする。図は端子
配置を示すため右側が拡大されて描かれている。
このようにして第１層目にｎ−チャンネル素子を、第２
層目にｐ−チャンネル素子を上下に配置した多層構造の
半導体装置が得られる。
層目にｐ−チャンネル素子を上下に配置した多層構造の
半導体装置が得られる。
以」−の工程を通して第１のＳｉ○２膜２５を被着する
工程は一見不必要に思えるが、この工程はつぎの理由に
より極めて肝要である。
工程は一見不必要に思えるが、この工程はつぎの理由に
より極めて肝要である。
（１）、イオン注入により接合部のＳｉ半導体基板が荒
らされてアモルファスになるのを防ぐ。この部分を種に
してエビクキシアル生長を行うためである。
らされてアモルファスになるのを防ぐ。この部分を種に
してエビクキシアル生長を行うためである。
（２）、接合部のＳｉ半導体基板はエピタキシアル生長
時に溶融されるので、もしこの部分に不純物が導入され
ていると不純物はエピタキシアル生長層に拡散するため
これを避けたい。液相になると拡散係数が大きいので影
響が大きい。
時に溶融されるので、もしこの部分に不純物が導入され
ていると不純物はエピタキシアル生長層に拡散するため
これを避けたい。液相になると拡散係数が大きいので影
響が大きい。
第３図に上述の多層構造素子の等価回路を示す。
回路形態はＣ−ＭＯＳインパークで、図中ダイオ−１”
Ｄは常に順方向にバイアスされ順方向立ち上かり分の損
失はあるが、素子特性には影響しない。
Ｄは常に順方向にバイアスされ順方向立ち上かり分の損
失はあるが、素子特性には影響しない。
上述の実施例では半導体基板としてｐ型Ｓｔを用いたが
、これをｎ型Ｓｉまたは他の半導体に変えても発明の要
旨は変更されない。
、これをｎ型Ｓｉまたは他の半導体に変えても発明の要
旨は変更されない。
（ｇ）６発明の効果
以上詳細に説明したように本発明によれば、第２層目以
上の素子と、該素子と第１Ｎ目素子との接続部とが結晶
性のよいエピタキシアル半導体層により形成された多層
構造の半導体装置およびその製造方法を提供することが
できる。
上の素子と、該素子と第１Ｎ目素子との接続部とが結晶
性のよいエピタキシアル半導体層により形成された多層
構造の半導体装置およびその製造方法を提供することが
できる。
上記実施例の他に本発明はＲＡＭ （随時続出書込可能
メモリ）等積々の集積回路装置に通用できる。
メモリ）等積々の集積回路装置に通用できる。
第１図は従来の多層構造の半導体装置の断面を示す。第
２図は本発明の実施例を工程順に示す半導体基板の断面
図である。第３図は本発明の実施例の等価回路図を示す
。 図において、１，２１は半導体基板、２．２２はフィー
ルド酸化領域、３．２３はゲート酸化膜、４．２４は第
１層目素子のゲート、５，２６は第１層目素子のソース
、６，２７は第１層目素子の）’Ｉ／イア、７はＣＶＤ
５ｉ０２膜、８は第２層目素子のゲート酸化膜、９は
第２層目素子のゲート、１０は第２Ｎ目素子のチャンネ
ル形成領域、１１は第２層目素子のソース、１２は第２
層目素子のトレイン、１３は表面被覆（７）ＣＶＤ−５
ｉ０２膜、１４は眉間接続のアルミニウム（＾１）膜、
２５は第１ （７） ＣＶ Ｄ Ｓｉ ０２膜、２８は
第２のＣＶＩ）−ｓｔｏｚ膜、２９は接続部の窓、３ｏ
はポリシリコン膜、３０−１は接合部のＳｉ層、３ｏ−
２は第２層目素子のソース、３０−３は第２層目素子の
ドレイン、３０−４は第２層目素子のチャンネル形成領
域、３１は第２層目素子のゲート酸化膜、３２はｎ＋型
領領域３３は第２層目素子のゲート、３３．３４．３５
はアルミニウム（Δｌ）電極を示す。 ０
２図は本発明の実施例を工程順に示す半導体基板の断面
図である。第３図は本発明の実施例の等価回路図を示す
。 図において、１，２１は半導体基板、２．２２はフィー
ルド酸化領域、３．２３はゲート酸化膜、４．２４は第
１層目素子のゲート、５，２６は第１層目素子のソース
、６，２７は第１層目素子の）’Ｉ／イア、７はＣＶＤ
５ｉ０２膜、８は第２層目素子のゲート酸化膜、９は
第２層目素子のゲート、１０は第２Ｎ目素子のチャンネ
ル形成領域、１１は第２層目素子のソース、１２は第２
層目素子のトレイン、１３は表面被覆（７）ＣＶＤ−５
ｉ０２膜、１４は眉間接続のアルミニウム（＾１）膜、
２５は第１ （７） ＣＶ Ｄ Ｓｉ ０２膜、２８は
第２のＣＶＩ）−ｓｔｏｚ膜、２９は接続部の窓、３ｏ
はポリシリコン膜、３０−１は接合部のＳｉ層、３ｏ−
２は第２層目素子のソース、３０−３は第２層目素子の
ドレイン、３０−４は第２層目素子のチャンネル形成領
域、３１は第２層目素子のゲート酸化膜、３２はｎ＋型
領領域３３は第２層目素子のゲート、３３．３４．３５
はアルミニウム（Δｌ）電極を示す。 ０
Claims (2)
- （１）、第２層目以上の素子と、該素子と第１層目素子
との接続部とがエピタキシアル半導体層よりなることを
特徴とする半導体装置。 - （２）、半導体基板上に第１の酸化シリコン膜を被着し
上記接続部を残してそれ以外の部分を除去する工程と、
接続部の第１の酸化シリコン膜をマスクにして半導体基
板に不純物を導入する工程と、第１の酸化シリコン欣を
覆って第２の酸化シリコン膜を被着する工程と、接続部
に窓を開は窓の底面の半導体基板上および窓の側面の酸
化シリコン上にエビクキシアル半導体層を被着する工程
と、第２の酸化シリコン膜上にエビクキシアル半導体層
を被着する工程を有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221028A JPS60113452A (ja) | 1983-11-24 | 1983-11-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221028A JPS60113452A (ja) | 1983-11-24 | 1983-11-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113452A true JPS60113452A (ja) | 1985-06-19 |
Family
ID=16760350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58221028A Pending JPS60113452A (ja) | 1983-11-24 | 1983-11-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151696B2 (en) | 2004-09-20 | 2006-12-19 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having hierarchical bit line selection circuits therein |
-
1983
- 1983-11-24 JP JP58221028A patent/JPS60113452A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151696B2 (en) | 2004-09-20 | 2006-12-19 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having hierarchical bit line selection circuits therein |
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