JPS58151042A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58151042A JPS58151042A JP3333982A JP3333982A JPS58151042A JP S58151042 A JPS58151042 A JP S58151042A JP 3333982 A JP3333982 A JP 3333982A JP 3333982 A JP3333982 A JP 3333982A JP S58151042 A JPS58151042 A JP S58151042A
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- single crystal
- layer
- thickness
- semiconductor device
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、絶縁性基体上に構成される半導体素子領域を
絶縁分離してなる形式の大容量のMIS電界効果トラン
ジスタ及びその製造方法に関す。
絶縁分離してなる形式の大容量のMIS電界効果トラン
ジスタ及びその製造方法に関す。
(b) 従来技術と間亀点
戒面が例えは二酸化シリコン(StO,)などの絶縁物
よシなる基体上に、非単結晶シリコンすなわち多結晶シ
リコンもしくは非晶質シリコンよシなる半導体層−を設
け、該非単結晶シリコン層を単結晶化して、S OI
(81jicon On InauJ&tor )il
l造の半導体素子上形成する半導体装置の製造方法が既
に一々提案されている。
よシなる基体上に、非単結晶シリコンすなわち多結晶シ
リコンもしくは非晶質シリコンよシなる半導体層−を設
け、該非単結晶シリコン層を単結晶化して、S OI
(81jicon On InauJ&tor )il
l造の半導体素子上形成する半導体装置の製造方法が既
に一々提案されている。
この樵の半導体装置の製造方法において、非単結晶シリ
コン層から単結晶半導体領域を形成する方法としては、
通常電子ビームもしくはレーザ党勢のエネルギービーム
t−照射することによって、非単結晶シリコンを加熱融
解して、再結晶せしめることか行われている。
コン層から単結晶半導体領域を形成する方法としては、
通常電子ビームもしくはレーザ党勢のエネルギービーム
t−照射することによって、非単結晶シリコンを加熱融
解して、再結晶せしめることか行われている。
本発明省等が先に特願昭56−155513号によって
提案した半導体装置の製造方法は、SOI栴造の半導体
装置を構成する単結晶半導体領域を形成する簑遣方法を
提供するものであって、その概略は次の通りである。
提案した半導体装置の製造方法は、SOI栴造の半導体
装置を構成する単結晶半導体領域を形成する簑遣方法を
提供するものであって、その概略は次の通りである。
第1図及び第2図は前記提案の一笑施例を説明するため
の工111!Fyrに於ける半導体装置の賛部断ll1
1であり、次に、これ等の図を参照しつつ説明する。
の工111!Fyrに於ける半導体装置の賛部断ll1
1であり、次に、これ等の図を参照しつつ説明する。
纂1図参照
(1)金属、アルイナ、高Rt石英等から適宜選択した
材料からなる基板lに犀さ11が例えは1〔μm〕08
10mからなる絶縁物層2を形成する。
材料からなる基板lに犀さ11が例えは1〔μm〕08
10mからなる絶縁物層2を形成する。
基板lがカえは金属である場合、化学気相成長法にて非
晶質シリコン駿化層を形成して絶縁管層2としてもよい
。
晶質シリコン駿化層を形成して絶縁管層2としてもよい
。
(2)7オト・リソグツフイrjt術にて、絶縁物層2
のエツチングを行ない凹所3を形成する。このエツチン
グ扛リアクティブ・イオン・エツチングが好ましい。
のエツチングを行ない凹所3を形成する。このエツチン
グ扛リアクティブ・イオン・エツチングが好ましい。
凹所3の大きさは、例えFi30X15(μm)、底部
に於ける絶縁物層2の厚さらは例えば0.1〔μm〕、
凹所3間の11iAlaF!例えは5(μm)である。
に於ける絶縁物層2の厚さらは例えば0.1〔μm〕、
凹所3間の11iAlaF!例えは5(μm)である。
(3)前記基板1及び絶縁物層2よりなる基体上に化学
気相成長法にて厚さ7番が例えば0.5〜1〔μm〕で
ある非単結晶シリコンNj4を成長させる0 (4)化学気相成長法にて厚さ例えtfl(μm=)m
&の燐硅酸ガラスからなるキャップ層5t−形成する。
気相成長法にて厚さ7番が例えば0.5〜1〔μm〕で
ある非単結晶シリコンNj4を成長させる0 (4)化学気相成長法にて厚さ例えtfl(μm=)m
&の燐硅酸ガラスからなるキャップ層5t−形成する。
これ社、熱放散を抑止する為のもので、必須のものでは
なく、また810雪を窒化シリコン(5ilN番)吟を
用いてもよい。
なく、また810雪を窒化シリコン(5ilN番)吟を
用いてもよい。
(5) CWアルゴン$レーfをエネ、ルギ17(W
)、走査速[10(clL/秒〕、スヂット・サイズ印
〔μm)51の条件で煕射し、ア斤−ルを行なう0尚、
この際、全体を500 C℃) fit嵐の温度に加熱
しておくものとする。
)、走査速[10(clL/秒〕、スヂット・サイズ印
〔μm)51の条件で煕射し、ア斤−ルを行なう0尚、
この際、全体を500 C℃) fit嵐の温度に加熱
しておくものとする。
前記レーザ光は非単結晶シリコン層4に良く吸収される
ので非単結晶シリコン層4は融解され、それが凝結する
IIK単結晶化する0しかも、融解したシリコンは全て
凹所3内に引込まれて単結晶になるので凹所3内にのみ
単結晶半導体領域が形成される。
ので非単結晶シリコン層4は融解され、それが凝結する
IIK単結晶化する0しかも、融解したシリコンは全て
凹所3内に引込まれて単結晶になるので凹所3内にのみ
単結晶半導体領域が形成される。
#!2図参蝋
(6) 前記のように、凹所3内に単結晶半導体領域
6A、611t ac・・・・を形成してからキャッ
プ層5t−除去する〇 (7) この後、通常の技法にて、半導体領域6A。
6A、611t ac・・・・を形成してからキャッ
プ層5t−除去する〇 (7) この後、通常の技法にて、半導体領域6A。
6B・・・・・・に半導体素子管形成すれば良い。
ところで、前記工1iK於いて、非単結晶シリコン層4
tレーザ・アニールした際、凹所3内に融解したシリコ
ンが引込まれてそこに単結晶シリコンが堆積すゐ塩山と
して祉次のように考えることかで龜る◎即ち、二緻化シ
リコンの熱体4卓は例えはシリコンと比較すると一11
T楊度でるる為、その熱保持性線極めて為い。しかし、
st+配したように凹所8を形成すると、絶縁一層20
表向と凹所30底面とでは放熱の度合がかなプ相違し、
底面では温度が低くなる。従って、前記のようにアニー
ルを行なうと、凹所3の底面VC1it!シている融解
したシリコンが先ず凝結して単結晶シリコン化する過程
に於いて絶縁物層20表面に在って未だ融解状態にある
シリコンを凹所3に引込んで単結晶化してゆくものであ
るO 前記のようにして、絶縁物層2の凹所3内を単結晶シリ
コンで充満させることは非単結晶シリコン層4の膜厚を
選択することに依p極めて容易に笑現することができ、
これを冥験的に一認するごとは簡単である。
tレーザ・アニールした際、凹所3内に融解したシリコ
ンが引込まれてそこに単結晶シリコンが堆積すゐ塩山と
して祉次のように考えることかで龜る◎即ち、二緻化シ
リコンの熱体4卓は例えはシリコンと比較すると一11
T楊度でるる為、その熱保持性線極めて為い。しかし、
st+配したように凹所8を形成すると、絶縁一層20
表向と凹所30底面とでは放熱の度合がかなプ相違し、
底面では温度が低くなる。従って、前記のようにアニー
ルを行なうと、凹所3の底面VC1it!シている融解
したシリコンが先ず凝結して単結晶シリコン化する過程
に於いて絶縁物層20表面に在って未だ融解状態にある
シリコンを凹所3に引込んで単結晶化してゆくものであ
るO 前記のようにして、絶縁物層2の凹所3内を単結晶シリ
コンで充満させることは非単結晶シリコン層4の膜厚を
選択することに依p極めて容易に笑現することができ、
これを冥験的に一認するごとは簡単である。
尚、前記笑施例では加熱エネルギ源としてレーザ光を使
用したが、その他、キセノン・ランプやハロゲン・ラン
プの光を集光して使用することもできる。
用したが、その他、キセノン・ランプやハロゲン・ラン
プの光を集光して使用することもできる。
以上説明した製造方法は通常の場合には良好な結果が祷
られる優れた方法であるが、例えは大容量0MO8電界
効果トランジスタ(MOSFET)などt$1llI!
tするために1大きい単結晶半導体装置を形成する場合
に轄、前記凹所3内に形成された単結晶半導体領域6A
等の厚さが、その中央部において薄くなり、コンタクト
マスクを用いて形成されたパターンの乱れや、不純物拡
散の際に半導体の薄い位置において横方向拡散が大きい
などの不都合を住する0第3図は中央部が薄くなった単
結晶半導体領域の一例6Dt示す断面図、第4図はMO
S FETのゲート電極7のパターン等に乱れを生じた
一例を示す平面図である0 (c) 発明の目的 本発明は、弐面が絶縁物よりなる基体上に設けられた前
記の如自不純物拡散やパターンの乱れがなく、8現性よ
く形成される大容量のMIS FETを含む半導体装置
及びその製造方法を提供すること七目釣とする0 (由 発明の養成 本@明の目的は、ilA縁智層と、該絶縁物層に互いに
平材に配を形!itされたIIl数の溝と、し被数の靜
内に形成された複数の単結晶半導体領域と、該被数の単
結晶半導体領域を横切って該単結晶半導体領域上に絶縁
膜を介して設けられたゲート電極と、各鋏単結晶半導体
領域内に形成されたソースおよびドレイン領域を有する
半導体装置によって達成されゐ。
られる優れた方法であるが、例えは大容量0MO8電界
効果トランジスタ(MOSFET)などt$1llI!
tするために1大きい単結晶半導体装置を形成する場合
に轄、前記凹所3内に形成された単結晶半導体領域6A
等の厚さが、その中央部において薄くなり、コンタクト
マスクを用いて形成されたパターンの乱れや、不純物拡
散の際に半導体の薄い位置において横方向拡散が大きい
などの不都合を住する0第3図は中央部が薄くなった単
結晶半導体領域の一例6Dt示す断面図、第4図はMO
S FETのゲート電極7のパターン等に乱れを生じた
一例を示す平面図である0 (c) 発明の目的 本発明は、弐面が絶縁物よりなる基体上に設けられた前
記の如自不純物拡散やパターンの乱れがなく、8現性よ
く形成される大容量のMIS FETを含む半導体装置
及びその製造方法を提供すること七目釣とする0 (由 発明の養成 本@明の目的は、ilA縁智層と、該絶縁物層に互いに
平材に配を形!itされたIIl数の溝と、し被数の靜
内に形成された複数の単結晶半導体領域と、該被数の単
結晶半導体領域を横切って該単結晶半導体領域上に絶縁
膜を介して設けられたゲート電極と、各鋏単結晶半導体
領域内に形成されたソースおよびドレイン領域を有する
半導体装置によって達成されゐ。
また、かかる半導体装置は、前記単結晶半導体領域はそ
の厚さが均一とみなし得る大きさとし、一群の複数の該
単結晶半導体領域に、−の共通するゲート電極と、それ
ぞれ並列に縁続されたソース及びドレインを有するMI
S FET を形成することにより東男される0 (e) 発明の実施例 以下本発明會実施例により図1i0t−参照して具体的
に説明する。
の厚さが均一とみなし得る大きさとし、一群の複数の該
単結晶半導体領域に、−の共通するゲート電極と、それ
ぞれ並列に縁続されたソース及びドレインを有するMI
S FET を形成することにより東男される0 (e) 発明の実施例 以下本発明會実施例により図1i0t−参照して具体的
に説明する。
第5図及び#!6図は本発明の一実施例を説明するため
の、単結晶半導体領域形成工隻における半導体装置のI
I部部面面図第7図は形成されたMOSFETの平面図
である。
の、単結晶半導体領域形成工隻における半導体装置のI
I部部面面図第7図は形成されたMOSFETの平面図
である。
纂5図参照
(1)先に述べた従来技術と同様な材料からなる基板1
1に厚さが例えばl〔μm、)のstowからなの長辺
が40乃至50〔声−Eiii度以上となるとき、ここ
に形成される単結晶半導体領域の中央部が先に述べた如
く薄くなるために、本実施例においては約25X12(
μm〕とし、底部における絶縁物層の厚さは約0.1〔
μm〕とした。
1に厚さが例えばl〔μm、)のstowからなの長辺
が40乃至50〔声−Eiii度以上となるとき、ここ
に形成される単結晶半導体領域の中央部が先に述べた如
く薄くなるために、本実施例においては約25X12(
μm〕とし、底部における絶縁物層の厚さは約0.1〔
μm〕とした。
(3)絶縁物層12上に非単結晶シリコン層14を成長
させる。なおキャップ層は本実施例においては省略して
いる。
させる。なおキャップ層は本実施例においては省略して
いる。
絽6図参照
(4)エネルギ纏照射を前記従来技術と同様に実施して
単結晶半導体領域15A、15B、15C。
単結晶半導体領域15A、15B、15C。
15D、・・・・・を形成する。先に述べた如く凹所1
3の太番さが選択されているために、その厚さが均一と
みなし得る半導体値域15A等が得られる〇 @7m#■ (5)既に知られている製造方法を応用し、半導体9I
l城15A等にMOS FIT 音形成する〇ただし
、本実施例においては、ゲート電極16は4個よシなる
融解の単結晶半導体領域15A。
3の太番さが選択されているために、その厚さが均一と
みなし得る半導体値域15A等が得られる〇 @7m#■ (5)既に知られている製造方法を応用し、半導体9I
l城15A等にMOS FIT 音形成する〇ただし
、本実施例においては、ゲート電極16は4個よシなる
融解の単結晶半導体領域15A。
15B、15C,15Dに共通に設けられ、該−評の単
結晶半導体領域15A、15B、15C,15Dに設け
られたソース17及びドレイン18tlそれぞれアルき
ニウム(AI)などによる配線19及び20によって並
列に接続されている。
結晶半導体領域15A、15B、15C,15Dに設け
られたソース17及びドレイン18tlそれぞれアルき
ニウム(AI)などによる配線19及び20によって並
列に接続されている。
以上説明し九本発明の製造方法によって製造され7tl
i!7図に示す如き融解0MO8FETは、大きい単結
晶半導体領域に形成されたMOS FETの如く、先
゛に述べた不都合を生ずることなく、大容量の単一のM
OS FET K:相当する動作を与え、かつ、製造
工程中の制御、管理も容易であって良いh現性が確保さ
れる。
i!7図に示す如き融解0MO8FETは、大きい単結
晶半導体領域に形成されたMOS FETの如く、先
゛に述べた不都合を生ずることなく、大容量の単一のM
OS FET K:相当する動作を与え、かつ、製造
工程中の制御、管理も容易であって良いh現性が確保さ
れる。
(f) 発明の効果
本妬明は80I琳造のMIS FET t1絶絶縁層
に設けた凹所に加熱エネルギ縁照射によりて堆−積され
九単結晶半導体領域に形成する半導体装置の製造方法を
発展せしめて、該MIS FETが大容量であること
が必要である一合に1これを融解の複数の単結晶半導体
領域に形成する半導体装置及びその製造方法を提案する
ものであって、容易な側両、管理によシ良い朽現性が得
られ、SOI構造、三次元構造の半導体集積回路等に大
きく寄与する。
に設けた凹所に加熱エネルギ縁照射によりて堆−積され
九単結晶半導体領域に形成する半導体装置の製造方法を
発展せしめて、該MIS FETが大容量であること
が必要である一合に1これを融解の複数の単結晶半導体
領域に形成する半導体装置及びその製造方法を提案する
ものであって、容易な側両、管理によシ良い朽現性が得
られ、SOI構造、三次元構造の半導体集積回路等に大
きく寄与する。
第1図乃至第3図は従来技術の実施例の断面図、第4図
は従来技術の実施例の平向図、第5図及び亀6図は本発
明の実施例の断面図、第7図は本発−の実施例の平向図
である。 図において、lは基板、2は絶り物層、3は凹所、4F
i非単結晶シリコン層、5#′iキャップ層、6A、6
B、6C及び6Dは単結晶半導体領域、7はゲートt&
%11は基板、12は絶縁一層、13は凹所、14は非
単結晶シリコン層、15A。 15B、15C及び15Dは単結晶半導体領域、16は
ゲート亀徳、17はソース、1tはドレイ%1 図 亮20 44 図
は従来技術の実施例の平向図、第5図及び亀6図は本発
明の実施例の断面図、第7図は本発−の実施例の平向図
である。 図において、lは基板、2は絶り物層、3は凹所、4F
i非単結晶シリコン層、5#′iキャップ層、6A、6
B、6C及び6Dは単結晶半導体領域、7はゲートt&
%11は基板、12は絶縁一層、13は凹所、14は非
単結晶シリコン層、15A。 15B、15C及び15Dは単結晶半導体領域、16は
ゲート亀徳、17はソース、1tはドレイ%1 図 亮20 44 図
Claims (2)
- (1)絶縁物層と、腋l11!I縁物層に互いに平行に
配置形成され九複数の溝と、鋏複数の溝内に形成され九
複数の単結晶半導体領域と、該複数の単結晶半導体領域
を横切って販単結晶半導体領域上に絶縁層を介して設け
られたゲート電極と、各骸単Ii&+#&半導体領域内
に形成されたソースおよびドレインilk域を有するこ
とを特徴とする半導体装置。 - (2) 表面が絶縁物よシなる基体上KlI数の凹所
管形成し、次に該基体上に非単結晶シリコンを形成して
、該邦単細晶半晦体層を加熱エネルギ縁照射により、単
結晶化しつつ該凹所内に堆積して、絶縁層lI&され九
徴数の単結晶半導体領域を形成し% −1tva数の皺
単鮎晶牛尋体領域に、−の共通するゲート電極と、すれ
それ遊列に接続され九ソース及びドレインを有するMI
8電界効果トランジスタを形成する工程が含まれてなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3333982A JPS58151042A (ja) | 1982-03-03 | 1982-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3333982A JPS58151042A (ja) | 1982-03-03 | 1982-03-03 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58151042A true JPS58151042A (ja) | 1983-09-08 |
JPH0450746B2 JPH0450746B2 (ja) | 1992-08-17 |
Family
ID=12383803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3333982A Granted JPS58151042A (ja) | 1982-03-03 | 1982-03-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58151042A (ja) |
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---|---|---|---|---|
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-
1982
- 1982-03-03 JP JP3333982A patent/JPS58151042A/ja active Granted
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