JPS58151042A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58151042A JPS58151042A JP3333982A JP3333982A JPS58151042A JP S58151042 A JPS58151042 A JP S58151042A JP 3333982 A JP3333982 A JP 3333982A JP 3333982 A JP3333982 A JP 3333982A JP S58151042 A JPS58151042 A JP S58151042A
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- layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、絶縁性基体上に構成される半導体素子領域を
絶縁分離してなる形式の大容量のＭＩＳ電界効果トラン
ジスタ及びその製造方法に関す。
絶縁分離してなる形式の大容量のＭＩＳ電界効果トラン
ジスタ及びその製造方法に関す。
（ｂ） 従来技術と間亀点
戒面が例えは二酸化シリコン（ＳｔＯ，）などの絶縁物
よシなる基体上に、非単結晶シリコンすなわち多結晶シ
リコンもしくは非晶質シリコンよシなる半導体層−を設
け、該非単結晶シリコン層を単結晶化して、Ｓ ＯＩ
（８１ｊｉｃｏｎ Ｏｎ ＩｎａｕＪ＆ｔｏｒ ）ｉｌ
ｌ造の半導体素子上形成する半導体装置の製造方法が既
に一々提案されている。
よシなる基体上に、非単結晶シリコンすなわち多結晶シ
リコンもしくは非晶質シリコンよシなる半導体層−を設
け、該非単結晶シリコン層を単結晶化して、Ｓ ＯＩ
（８１ｊｉｃｏｎ Ｏｎ ＩｎａｕＪ＆ｔｏｒ ）ｉｌ
ｌ造の半導体素子上形成する半導体装置の製造方法が既
に一々提案されている。
この樵の半導体装置の製造方法において、非単結晶シリ
コン層から単結晶半導体領域を形成する方法としては、
通常電子ビームもしくはレーザ党勢のエネルギービーム
ｔ−照射することによって、非単結晶シリコンを加熱融
解して、再結晶せしめることか行われている。
コン層から単結晶半導体領域を形成する方法としては、
通常電子ビームもしくはレーザ党勢のエネルギービーム
ｔ−照射することによって、非単結晶シリコンを加熱融
解して、再結晶せしめることか行われている。
本発明省等が先に特願昭５６−１５５５１３号によって
提案した半導体装置の製造方法は、ＳＯＩ栴造の半導体
装置を構成する単結晶半導体領域を形成する簑遣方法を
提供するものであって、その概略は次の通りである。
提案した半導体装置の製造方法は、ＳＯＩ栴造の半導体
装置を構成する単結晶半導体領域を形成する簑遣方法を
提供するものであって、その概略は次の通りである。
第１図及び第２図は前記提案の一笑施例を説明するため
の工１１１！Ｆｙｒに於ける半導体装置の賛部断ｌｌ１
１であり、次に、これ等の図を参照しつつ説明する。
の工１１１！Ｆｙｒに於ける半導体装置の賛部断ｌｌ１
１であり、次に、これ等の図を参照しつつ説明する。
纂１図参照
（１）金属、アルイナ、高Ｒｔ石英等から適宜選択した
材料からなる基板ｌに犀さ１１が例えは１〔μｍ〕０８
１０ｍからなる絶縁物層２を形成する。
材料からなる基板ｌに犀さ１１が例えは１〔μｍ〕０８
１０ｍからなる絶縁物層２を形成する。
基板ｌがカえは金属である場合、化学気相成長法にて非
晶質シリコン駿化層を形成して絶縁管層２としてもよい
。
晶質シリコン駿化層を形成して絶縁管層２としてもよい
。
（２）７オト・リソグツフイｒｊｔ術にて、絶縁物層２
のエツチングを行ない凹所３を形成する。このエツチン
グ扛リアクティブ・イオン・エツチングが好ましい。
のエツチングを行ない凹所３を形成する。このエツチン
グ扛リアクティブ・イオン・エツチングが好ましい。
凹所３の大きさは、例えＦｉ３０Ｘ１５（μｍ）、底部
に於ける絶縁物層２の厚さらは例えば０．１〔μｍ〕、
凹所３間の１１ｉＡｌａＦ！例えは５（μｍ）である。
に於ける絶縁物層２の厚さらは例えば０．１〔μｍ〕、
凹所３間の１１ｉＡｌａＦ！例えは５（μｍ）である。
（３）前記基板１及び絶縁物層２よりなる基体上に化学
気相成長法にて厚さ７番が例えば０．５〜１〔μｍ〕で
ある非単結晶シリコンＮｊ４を成長させる０ （４）化学気相成長法にて厚さ例えｔｆｌ（μｍ＝）ｍ
＆の燐硅酸ガラスからなるキャップ層５ｔ−形成する。
気相成長法にて厚さ７番が例えば０．５〜１〔μｍ〕で
ある非単結晶シリコンＮｊ４を成長させる０ （４）化学気相成長法にて厚さ例えｔｆｌ（μｍ＝）ｍ
＆の燐硅酸ガラスからなるキャップ層５ｔ−形成する。
これ社、熱放散を抑止する為のもので、必須のものでは
なく、また８１０雪を窒化シリコン（５ｉｌＮ番）吟を
用いてもよい。
なく、また８１０雪を窒化シリコン（５ｉｌＮ番）吟を
用いてもよい。
（５） ＣＷアルゴン＄レーｆをエネ、ルギ１７（Ｗ
）、走査速［１０（ｃｌＬ／秒〕、スヂット・サイズ印
〔μｍ）５１の条件で煕射し、ア斤−ルを行なう０尚、
この際、全体を５００ Ｃ℃） ｆｉｔ嵐の温度に加熱
しておくものとする。
）、走査速［１０（ｃｌＬ／秒〕、スヂット・サイズ印
〔μｍ）５１の条件で煕射し、ア斤−ルを行なう０尚、
この際、全体を５００ Ｃ℃） ｆｉｔ嵐の温度に加熱
しておくものとする。
前記レーザ光は非単結晶シリコン層４に良く吸収される
ので非単結晶シリコン層４は融解され、それが凝結する
ＩＩＫ単結晶化する０しかも、融解したシリコンは全て
凹所３内に引込まれて単結晶になるので凹所３内にのみ
単結晶半導体領域が形成される。
ので非単結晶シリコン層４は融解され、それが凝結する
ＩＩＫ単結晶化する０しかも、融解したシリコンは全て
凹所３内に引込まれて単結晶になるので凹所３内にのみ
単結晶半導体領域が形成される。
＃！２図参蝋
（６） 前記のように、凹所３内に単結晶半導体領域
６Ａ、６１１ｔ ａｃ・・・・を形成してからキャッ
プ層５ｔ−除去する〇 （７） この後、通常の技法にて、半導体領域６Ａ。
６Ａ、６１１ｔ ａｃ・・・・を形成してからキャッ
プ層５ｔ−除去する〇 （７） この後、通常の技法にて、半導体領域６Ａ。
６Ｂ・・・・・・に半導体素子管形成すれば良い。
ところで、前記工１ｉＫ於いて、非単結晶シリコン層４
ｔレーザ・アニールした際、凹所３内に融解したシリコ
ンが引込まれてそこに単結晶シリコンが堆積すゐ塩山と
して祉次のように考えることかで龜る◎即ち、二緻化シ
リコンの熱体４卓は例えはシリコンと比較すると一１１
Ｔ楊度でるる為、その熱保持性線極めて為い。しかし、
ｓｔ＋配したように凹所８を形成すると、絶縁一層２０
表向と凹所３０底面とでは放熱の度合がかなプ相違し、
底面では温度が低くなる。従って、前記のようにアニー
ルを行なうと、凹所３の底面ＶＣ１ｉｔ！シている融解
したシリコンが先ず凝結して単結晶シリコン化する過程
に於いて絶縁物層２０表面に在って未だ融解状態にある
シリコンを凹所３に引込んで単結晶化してゆくものであ
るＯ 前記のようにして、絶縁物層２の凹所３内を単結晶シリ
コンで充満させることは非単結晶シリコン層４の膜厚を
選択することに依ｐ極めて容易に笑現することができ、
これを冥験的に一認するごとは簡単である。
ｔレーザ・アニールした際、凹所３内に融解したシリコ
ンが引込まれてそこに単結晶シリコンが堆積すゐ塩山と
して祉次のように考えることかで龜る◎即ち、二緻化シ
リコンの熱体４卓は例えはシリコンと比較すると一１１
Ｔ楊度でるる為、その熱保持性線極めて為い。しかし、
ｓｔ＋配したように凹所８を形成すると、絶縁一層２０
表向と凹所３０底面とでは放熱の度合がかなプ相違し、
底面では温度が低くなる。従って、前記のようにアニー
ルを行なうと、凹所３の底面ＶＣ１ｉｔ！シている融解
したシリコンが先ず凝結して単結晶シリコン化する過程
に於いて絶縁物層２０表面に在って未だ融解状態にある
シリコンを凹所３に引込んで単結晶化してゆくものであ
るＯ 前記のようにして、絶縁物層２の凹所３内を単結晶シリ
コンで充満させることは非単結晶シリコン層４の膜厚を
選択することに依ｐ極めて容易に笑現することができ、
これを冥験的に一認するごとは簡単である。
尚、前記笑施例では加熱エネルギ源としてレーザ光を使
用したが、その他、キセノン・ランプやハロゲン・ラン
プの光を集光して使用することもできる。
用したが、その他、キセノン・ランプやハロゲン・ラン
プの光を集光して使用することもできる。
以上説明した製造方法は通常の場合には良好な結果が祷
られる優れた方法であるが、例えは大容量０ＭＯ８電界
効果トランジスタ（ＭＯＳＦＥＴ）などｔ＄１ｌｌＩ！
ｔするために１大きい単結晶半導体装置を形成する場合
に轄、前記凹所３内に形成された単結晶半導体領域６Ａ
等の厚さが、その中央部において薄くなり、コンタクト
マスクを用いて形成されたパターンの乱れや、不純物拡
散の際に半導体の薄い位置において横方向拡散が大きい
などの不都合を住する０第３図は中央部が薄くなった単
結晶半導体領域の一例６Ｄｔ示す断面図、第４図はＭＯ
Ｓ ＦＥＴのゲート電極７のパターン等に乱れを生じた
一例を示す平面図である０ （ｃ） 発明の目的 本発明は、弐面が絶縁物よりなる基体上に設けられた前
記の如自不純物拡散やパターンの乱れがなく、８現性よ
く形成される大容量のＭＩＳ ＦＥＴを含む半導体装置
及びその製造方法を提供すること七目釣とする０ （由 発明の養成 本＠明の目的は、ｉｌＡ縁智層と、該絶縁物層に互いに
平材に配を形！ｉｔされたＩＩｌ数の溝と、し被数の靜
内に形成された複数の単結晶半導体領域と、該被数の単
結晶半導体領域を横切って該単結晶半導体領域上に絶縁
膜を介して設けられたゲート電極と、各鋏単結晶半導体
領域内に形成されたソースおよびドレイン領域を有する
半導体装置によって達成されゐ。
られる優れた方法であるが、例えは大容量０ＭＯ８電界
効果トランジスタ（ＭＯＳＦＥＴ）などｔ＄１ｌｌＩ！
ｔするために１大きい単結晶半導体装置を形成する場合
に轄、前記凹所３内に形成された単結晶半導体領域６Ａ
等の厚さが、その中央部において薄くなり、コンタクト
マスクを用いて形成されたパターンの乱れや、不純物拡
散の際に半導体の薄い位置において横方向拡散が大きい
などの不都合を住する０第３図は中央部が薄くなった単
結晶半導体領域の一例６Ｄｔ示す断面図、第４図はＭＯ
Ｓ ＦＥＴのゲート電極７のパターン等に乱れを生じた
一例を示す平面図である０ （ｃ） 発明の目的 本発明は、弐面が絶縁物よりなる基体上に設けられた前
記の如自不純物拡散やパターンの乱れがなく、８現性よ
く形成される大容量のＭＩＳ ＦＥＴを含む半導体装置
及びその製造方法を提供すること七目釣とする０ （由 発明の養成 本＠明の目的は、ｉｌＡ縁智層と、該絶縁物層に互いに
平材に配を形！ｉｔされたＩＩｌ数の溝と、し被数の靜
内に形成された複数の単結晶半導体領域と、該被数の単
結晶半導体領域を横切って該単結晶半導体領域上に絶縁
膜を介して設けられたゲート電極と、各鋏単結晶半導体
領域内に形成されたソースおよびドレイン領域を有する
半導体装置によって達成されゐ。
また、かかる半導体装置は、前記単結晶半導体領域はそ
の厚さが均一とみなし得る大きさとし、一群の複数の該
単結晶半導体領域に、−の共通するゲート電極と、それ
ぞれ並列に縁続されたソース及びドレインを有するＭＩ
Ｓ ＦＥＴ を形成することにより東男される０ （ｅ） 発明の実施例 以下本発明會実施例により図１ｉ０ｔ−参照して具体的
に説明する。
の厚さが均一とみなし得る大きさとし、一群の複数の該
単結晶半導体領域に、−の共通するゲート電極と、それ
ぞれ並列に縁続されたソース及びドレインを有するＭＩ
Ｓ ＦＥＴ を形成することにより東男される０ （ｅ） 発明の実施例 以下本発明會実施例により図１ｉ０ｔ−参照して具体的
に説明する。
第５図及び＃！６図は本発明の一実施例を説明するため
の、単結晶半導体領域形成工隻における半導体装置のＩ
Ｉ部部面面図第７図は形成されたＭＯＳＦＥＴの平面図
である。
の、単結晶半導体領域形成工隻における半導体装置のＩ
Ｉ部部面面図第７図は形成されたＭＯＳＦＥＴの平面図
である。
纂５図参照
（１）先に述べた従来技術と同様な材料からなる基板１
１に厚さが例えばｌ〔μｍ、）のｓｔｏｗからなの長辺
が４０乃至５０〔声−Ｅｉｉｉ度以上となるとき、ここ
に形成される単結晶半導体領域の中央部が先に述べた如
く薄くなるために、本実施例においては約２５Ｘ１２（
μｍ〕とし、底部における絶縁物層の厚さは約０．１〔
μｍ〕とした。
１に厚さが例えばｌ〔μｍ、）のｓｔｏｗからなの長辺
が４０乃至５０〔声−Ｅｉｉｉ度以上となるとき、ここ
に形成される単結晶半導体領域の中央部が先に述べた如
く薄くなるために、本実施例においては約２５Ｘ１２（
μｍ〕とし、底部における絶縁物層の厚さは約０．１〔
μｍ〕とした。
（３）絶縁物層１２上に非単結晶シリコン層１４を成長
させる。なおキャップ層は本実施例においては省略して
いる。
させる。なおキャップ層は本実施例においては省略して
いる。
絽６図参照
（４）エネルギ纏照射を前記従来技術と同様に実施して
単結晶半導体領域１５Ａ、１５Ｂ、１５Ｃ。
単結晶半導体領域１５Ａ、１５Ｂ、１５Ｃ。
１５Ｄ、・・・・・を形成する。先に述べた如く凹所１
３の太番さが選択されているために、その厚さが均一と
みなし得る半導体値域１５Ａ等が得られる〇 ＠７ｍ＃■ （５）既に知られている製造方法を応用し、半導体９Ｉ
ｌ城１５Ａ等にＭＯＳ ＦＩＴ 音形成する〇ただし
、本実施例においては、ゲート電極１６は４個よシなる
融解の単結晶半導体領域１５Ａ。
３の太番さが選択されているために、その厚さが均一と
みなし得る半導体値域１５Ａ等が得られる〇 ＠７ｍ＃■ （５）既に知られている製造方法を応用し、半導体９Ｉ
ｌ城１５Ａ等にＭＯＳ ＦＩＴ 音形成する〇ただし
、本実施例においては、ゲート電極１６は４個よシなる
融解の単結晶半導体領域１５Ａ。
１５Ｂ、１５Ｃ，１５Ｄに共通に設けられ、該−評の単
結晶半導体領域１５Ａ、１５Ｂ、１５Ｃ，１５Ｄに設け
られたソース１７及びドレイン１８ｔｌそれぞれアルき
ニウム（ＡＩ）などによる配線１９及び２０によって並
列に接続されている。
結晶半導体領域１５Ａ、１５Ｂ、１５Ｃ，１５Ｄに設け
られたソース１７及びドレイン１８ｔｌそれぞれアルき
ニウム（ＡＩ）などによる配線１９及び２０によって並
列に接続されている。
以上説明し九本発明の製造方法によって製造され７ｔｌ
ｉ！７図に示す如き融解０ＭＯ８ＦＥＴは、大きい単結
晶半導体領域に形成されたＭＯＳ ＦＥＴの如く、先
゛に述べた不都合を生ずることなく、大容量の単一のＭ
ＯＳ ＦＥＴ Ｋ：相当する動作を与え、かつ、製造
工程中の制御、管理も容易であって良いｈ現性が確保さ
れる。
ｉ！７図に示す如き融解０ＭＯ８ＦＥＴは、大きい単結
晶半導体領域に形成されたＭＯＳ ＦＥＴの如く、先
゛に述べた不都合を生ずることなく、大容量の単一のＭ
ＯＳ ＦＥＴ Ｋ：相当する動作を与え、かつ、製造
工程中の制御、管理も容易であって良いｈ現性が確保さ
れる。
（ｆ） 発明の効果
本妬明は８０Ｉ琳造のＭＩＳ ＦＥＴ ｔ１絶絶縁層
に設けた凹所に加熱エネルギ縁照射によりて堆−積され
九単結晶半導体領域に形成する半導体装置の製造方法を
発展せしめて、該ＭＩＳ ＦＥＴが大容量であること
が必要である一合に１これを融解の複数の単結晶半導体
領域に形成する半導体装置及びその製造方法を提案する
ものであって、容易な側両、管理によシ良い朽現性が得
られ、ＳＯＩ構造、三次元構造の半導体集積回路等に大
きく寄与する。
に設けた凹所に加熱エネルギ縁照射によりて堆−積され
九単結晶半導体領域に形成する半導体装置の製造方法を
発展せしめて、該ＭＩＳ ＦＥＴが大容量であること
が必要である一合に１これを融解の複数の単結晶半導体
領域に形成する半導体装置及びその製造方法を提案する
ものであって、容易な側両、管理によシ良い朽現性が得
られ、ＳＯＩ構造、三次元構造の半導体集積回路等に大
きく寄与する。
第１図乃至第３図は従来技術の実施例の断面図、第４図
は従来技術の実施例の平向図、第５図及び亀６図は本発
明の実施例の断面図、第７図は本発−の実施例の平向図
である。 図において、ｌは基板、２は絶り物層、３は凹所、４Ｆ
ｉ非単結晶シリコン層、５＃′ｉキャップ層、６Ａ、６
Ｂ、６Ｃ及び６Ｄは単結晶半導体領域、７はゲートｔ＆
％１１は基板、１２は絶縁一層、１３は凹所、１４は非
単結晶シリコン層、１５Ａ。 １５Ｂ、１５Ｃ及び１５Ｄは単結晶半導体領域、１６は
ゲート亀徳、１７はソース、１ｔはドレイ％１ 図 亮２０ ４４ 図
は従来技術の実施例の平向図、第５図及び亀６図は本発
明の実施例の断面図、第７図は本発−の実施例の平向図
である。 図において、ｌは基板、２は絶り物層、３は凹所、４Ｆ
ｉ非単結晶シリコン層、５＃′ｉキャップ層、６Ａ、６
Ｂ、６Ｃ及び６Ｄは単結晶半導体領域、７はゲートｔ＆
％１１は基板、１２は絶縁一層、１３は凹所、１４は非
単結晶シリコン層、１５Ａ。 １５Ｂ、１５Ｃ及び１５Ｄは単結晶半導体領域、１６は
ゲート亀徳、１７はソース、１ｔはドレイ％１ 図 亮２０ ４４ 図
Claims (2)
- （１）絶縁物層と、腋ｌ１１！Ｉ縁物層に互いに平行に
配置形成され九複数の溝と、鋏複数の溝内に形成され九
複数の単結晶半導体領域と、該複数の単結晶半導体領域
を横切って販単結晶半導体領域上に絶縁層を介して設け
られたゲート電極と、各骸単Ｉｉ＆＋＃＆半導体領域内
に形成されたソースおよびドレインｉｌｋ域を有するこ
とを特徴とする半導体装置。 - （２） 表面が絶縁物よシなる基体上ＫｌＩ数の凹所
管形成し、次に該基体上に非単結晶シリコンを形成して
、該邦単細晶半晦体層を加熱エネルギ縁照射により、単
結晶化しつつ該凹所内に堆積して、絶縁層ｌＩ＆され九
徴数の単結晶半導体領域を形成し％ −１ｔｖａ数の皺
単鮎晶牛尋体領域に、−の共通するゲート電極と、すれ
それ遊列に接続され九ソース及びドレインを有するＭＩ
８電界効果トランジスタを形成する工程が含まれてなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333982A JPS58151042A (ja) | 1982-03-03 | 1982-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333982A JPS58151042A (ja) | 1982-03-03 | 1982-03-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58151042A true JPS58151042A (ja) | 1983-09-08 |
| JPH0450746B2 JPH0450746B2 (ja) | 1992-08-17 |
Family
ID=12383803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3333982A Granted JPS58151042A (ja) | 1982-03-03 | 1982-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151042A (ja) |
Cited By (10)
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|---|---|---|---|---|
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-
1982
- 1982-03-03 JP JP3333982A patent/JPS58151042A/ja active Granted
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