JPH0580159B2 - - Google Patents
Info
- Publication number
- JPH0580159B2 JPH0580159B2 JP57077091A JP7709182A JPH0580159B2 JP H0580159 B2 JPH0580159 B2 JP H0580159B2 JP 57077091 A JP57077091 A JP 57077091A JP 7709182 A JP7709182 A JP 7709182A JP H0580159 B2 JPH0580159 B2 JP H0580159B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- manufacturing
- field effect
- effect transistor
- scanning direction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 239000013078 crystal Substances 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 9
- 238000010894 electron beam technology Methods 0.000 claims description 5
- 238000002425 crystallisation Methods 0.000 claims description 4
- 230000008025 crystallization Effects 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000003917 TEM image Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- ZSDSQXJSNMTJDA-UHFFFAOYSA-N trifluralin Chemical compound CCCN(CCC)C1=C([N+]([O-])=O)C=C(C(F)(F)F)C=C1[N+]([O-])=O ZSDSQXJSNMTJDA-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明はMOS電界効果トランジスタの製作
方法、特に絶縁体の上に半導体結晶膜を形成し、
これを基板としてMOS電界効果トランジスタを
形成する方法の改良に関するものである。
方法、特に絶縁体の上に半導体結晶膜を形成し、
これを基板としてMOS電界効果トランジスタを
形成する方法の改良に関するものである。
半導体装置の動作の高速化、高密度集積化のた
め、回路素子を誘電体で分離して浮遊容量の少な
い半導体集積回路装置を製造する試みがなされて
おり、その一例として、絶縁体上に多結晶または
非結晶の半導体膜をたい積させその表面にレーザ
光、電子線などのエネルギー線を照射することに
よつて表面層のみを加熱して、単結晶の半導体膜
を形成し、これにMOS電界効果トランジスタ
（MOSFET）を形成すれば、周囲と下部とにお
いて誘電体で分離され、浮遊容量の極めて少ない
阻止が実現できる。
め、回路素子を誘電体で分離して浮遊容量の少な
い半導体集積回路装置を製造する試みがなされて
おり、その一例として、絶縁体上に多結晶または
非結晶の半導体膜をたい積させその表面にレーザ
光、電子線などのエネルギー線を照射することに
よつて表面層のみを加熱して、単結晶の半導体膜
を形成し、これにMOS電界効果トランジスタ
（MOSFET）を形成すれば、周囲と下部とにお
いて誘電体で分離され、浮遊容量の極めて少ない
阻止が実現できる。
第１図ａ〜ｉはこのような従来の方法による
MOSFETの製造の主要各段階における状態を示
す断面図で、まず、第１図ａに示すような石英
（SiO2）基板１０の上に通常の減圧CVD法によつ
て厚さ5000Åのポリシリコン層１１をたい積させ
る。これを第１図ｂに示すように、950℃の温度
の酸化雰囲気で厚さ500Åの酸化膜１２を形成さ
せ、更にその上に減圧CVD法によつて厚さ1000
Åの窒化膜１３をたい積させる。次に、第１図Ｃ
に示すように、写真製版工程によつて窒化膜１３
をパターニングする。つづいて、これを温度950
℃の酸化雰囲気に長時間さらして、窒化膜１３の
パターンのない部分をすべて酸化させてしまつた
後に、窒化膜１３とその下敷の酸化膜１２を除去
すれば、第１図ｄに示すように、ポリシリコン層
１１がその周囲と下部とを絶縁物である二酸化シ
リコンで囲まれた形状を得ることができる。しか
し、このままではポリシリコン層１１が素子形成
可能な結晶性をもたないので、細くしぼつたレー
ザ光、電子ビームなどのエネルギー線で、このポ
リシリコンを溶融させた後再結晶させて単結晶ま
たは大きな粒径のポリシリコンとする。第１図ｅ
はこの段階を示し、１５はこの再結晶シリコン層
である。以下通常のMOSFETの製造工程によつ
て、まず、第１図ｆに示すように再結晶シリコン
層１５の上にゲート酸化膜１６を形成し、次に第
１図ｇに示すようにその上にポリシリコンをたい
積させ所望のパターニングを行なつてポリシリコ
ンゲート電極１７を形成する。つづいて、第１図
ｈに示すように、このポリシリコンゲート電極１
７をマスクとして再結晶シリコン層１５に大量の
不純物を導入してソース領域１８およびドレイン
領域１９を形成する。その後に、第１図ｉに示す
ように、全上面に酸化膜２０を形成し、そのゲー
ト電極１７、ソース領域１８およびドレイン領域
１９の上の部分にコンタクトホールをあけ、アル
ミニウムによるゲート配線２１、ソース配線２２
およびドレイン配線２４を形成し、更に表面に表
面保護膜２４を形成してこのMOSFETは完成す
る。
MOSFETの製造の主要各段階における状態を示
す断面図で、まず、第１図ａに示すような石英
（SiO2）基板１０の上に通常の減圧CVD法によつ
て厚さ5000Åのポリシリコン層１１をたい積させ
る。これを第１図ｂに示すように、950℃の温度
の酸化雰囲気で厚さ500Åの酸化膜１２を形成さ
せ、更にその上に減圧CVD法によつて厚さ1000
Åの窒化膜１３をたい積させる。次に、第１図Ｃ
に示すように、写真製版工程によつて窒化膜１３
をパターニングする。つづいて、これを温度950
℃の酸化雰囲気に長時間さらして、窒化膜１３の
パターンのない部分をすべて酸化させてしまつた
後に、窒化膜１３とその下敷の酸化膜１２を除去
すれば、第１図ｄに示すように、ポリシリコン層
１１がその周囲と下部とを絶縁物である二酸化シ
リコンで囲まれた形状を得ることができる。しか
し、このままではポリシリコン層１１が素子形成
可能な結晶性をもたないので、細くしぼつたレー
ザ光、電子ビームなどのエネルギー線で、このポ
リシリコンを溶融させた後再結晶させて単結晶ま
たは大きな粒径のポリシリコンとする。第１図ｅ
はこの段階を示し、１５はこの再結晶シリコン層
である。以下通常のMOSFETの製造工程によつ
て、まず、第１図ｆに示すように再結晶シリコン
層１５の上にゲート酸化膜１６を形成し、次に第
１図ｇに示すようにその上にポリシリコンをたい
積させ所望のパターニングを行なつてポリシリコ
ンゲート電極１７を形成する。つづいて、第１図
ｈに示すように、このポリシリコンゲート電極１
７をマスクとして再結晶シリコン層１５に大量の
不純物を導入してソース領域１８およびドレイン
領域１９を形成する。その後に、第１図ｉに示す
ように、全上面に酸化膜２０を形成し、そのゲー
ト電極１７、ソース領域１８およびドレイン領域
１９の上の部分にコンタクトホールをあけ、アル
ミニウムによるゲート配線２１、ソース配線２２
およびドレイン配線２４を形成し、更に表面に表
面保護膜２４を形成してこのMOSFETは完成す
る。
第２図は上記第１図ｅの段階において、ポリシ
リコン層１１にレーザ光の走査照射を施して得た
再結晶シリコン層１５の結晶状況を示す透過電子
顕微鏡写真で、矢印で示すレーザ光の走査方向に
長細く、多結晶が成長しており、結晶粒界は走査
方向とほぼ平行に形成されている。
リコン層１１にレーザ光の走査照射を施して得た
再結晶シリコン層１５の結晶状況を示す透過電子
顕微鏡写真で、矢印で示すレーザ光の走査方向に
長細く、多結晶が成長しており、結晶粒界は走査
方向とほぼ平行に形成されている。
ところで、第３図は第１図で説明した工程に従
つて作成されたMOSFETの平面構成図で、各部
の符号は第１図ｉのそれと対応している。２１
ａ，２２ａおよび２３ａはそれぞれゲート、ソー
スおよびドレインのコンタクト部を示しＬはゲー
ト長を示す。なお、実線矢印Ａは従来の製造方法
におけるレーザ光の走査方向である。従来は図示
のように、MOSFETのチヤネル方向（キヤリヤ
の移動方向をチヤネル方向と呼ぶ。）をレーザ光
の走査方向と一致するように形成されていた。従
つて、製造工程中の熱処理によつて、ソース領域
１８およびドレイン領域１９から不純物が結晶粒
界を拡散してソース・ドレイン間が導通してしま
うので、ゲート長をある程度以上短くすることが
できなかつた。
つて作成されたMOSFETの平面構成図で、各部
の符号は第１図ｉのそれと対応している。２１
ａ，２２ａおよび２３ａはそれぞれゲート、ソー
スおよびドレインのコンタクト部を示しＬはゲー
ト長を示す。なお、実線矢印Ａは従来の製造方法
におけるレーザ光の走査方向である。従来は図示
のように、MOSFETのチヤネル方向（キヤリヤ
の移動方向をチヤネル方向と呼ぶ。）をレーザ光
の走査方向と一致するように形成されていた。従
つて、製造工程中の熱処理によつて、ソース領域
１８およびドレイン領域１９から不純物が結晶粒
界を拡散してソース・ドレイン間が導通してしま
うので、ゲート長をある程度以上短くすることが
できなかつた。
この発明は以上のような点に鑑みて鋭意研究の
結果、加熱源の走査方向と結晶欠陥の発生方向と
がほぼ平行であることに着目し、上記MOS電界
効果トランジスタを、そのチヤンネル方向が上記
加熱源の走査方向に対して90°±30°の範囲内の角
度をなすように配置することにより、ゲート長の
短いMOSFETを安定に得られる製造方法を提供
することを目的としている。
結果、加熱源の走査方向と結晶欠陥の発生方向と
がほぼ平行であることに着目し、上記MOS電界
効果トランジスタを、そのチヤンネル方向が上記
加熱源の走査方向に対して90°±30°の範囲内の角
度をなすように配置することにより、ゲート長の
短いMOSFETを安定に得られる製造方法を提供
することを目的としている。
第４図はMOSFETのゲート長Ｌとゲートしき
い値電圧VTHその関係をレーザ光走査方向を変え
て測定した結果を示す曲線図で、実線曲線イはチ
ヤネル方向をレーザ光走査方向と直角に設定した
場合、破線曲線ロは従来のようにチヤネル方向を
レーザ光走査方向と一致するように設定した場合
を示し、前者の場合の方が非常に短いゲート長で
も安定にMOSFETが動作することが判る。
い値電圧VTHその関係をレーザ光走査方向を変え
て測定した結果を示す曲線図で、実線曲線イはチ
ヤネル方向をレーザ光走査方向と直角に設定した
場合、破線曲線ロは従来のようにチヤネル方向を
レーザ光走査方向と一致するように設定した場合
を示し、前者の場合の方が非常に短いゲート長で
も安定にMOSFETが動作することが判る。
すなわち、この発明はチヤネル方向をレーザ光
走査方向と所要の角度をもたせることを要旨と
し、その角度は90°±30°の範囲で十分その効果を
発揮できる。第３図に破線矢印Ｂで示したのは上
記角度が90°の場合のこの発明の一実施例に対応
するレーザ光走査方向を示す。
走査方向と所要の角度をもたせることを要旨と
し、その角度は90°±30°の範囲で十分その効果を
発揮できる。第３図に破線矢印Ｂで示したのは上
記角度が90°の場合のこの発明の一実施例に対応
するレーザ光走査方向を示す。
なお、上記説明では石英基板上にポリシリコン
層をたい積させる場合について説明したが、シリ
コン基板上に厚い酸化膜を形成し、その上にポリ
シリコンまたはアモルフアスシリコンの層を形成
し、これにレーザ光を走査照射して再結晶させ、
この再結晶シリコン層を用いてMOSFETを形成
する場合にも勿論この発明は適用できる。また、
シリコン基板上の厚い酸化膜に格子を形成した
り、ポリシリコンまたはアモルフアスシリコンの
層の上に複数の絶縁層からなる反射防止膜を形成
したりする結晶化の補助手段を用いても、この発
明の方法を用いる以上はこの発明の技術範囲に属
する。更にレーザ、電子ビームの代りにヒータを
用いこれをゆつくり走査する方法もこの発明の範
囲に含まれる。
層をたい積させる場合について説明したが、シリ
コン基板上に厚い酸化膜を形成し、その上にポリ
シリコンまたはアモルフアスシリコンの層を形成
し、これにレーザ光を走査照射して再結晶させ、
この再結晶シリコン層を用いてMOSFETを形成
する場合にも勿論この発明は適用できる。また、
シリコン基板上の厚い酸化膜に格子を形成した
り、ポリシリコンまたはアモルフアスシリコンの
層の上に複数の絶縁層からなる反射防止膜を形成
したりする結晶化の補助手段を用いても、この発
明の方法を用いる以上はこの発明の技術範囲に属
する。更にレーザ、電子ビームの代りにヒータを
用いこれをゆつくり走査する方法もこの発明の範
囲に含まれる。
以上説明したように、この発明によれば、絶縁
体層上に形成された多結晶または非結晶半導体層
を、局所的に加熱源により所定方向に走査加熱し
て溶融再結晶化することにより、種結晶を用いず
その結晶性を素子形成可能なものとし、その後該
半導体層上に該層表面の一部をチヤネル領域とす
るMOS電界効果トラジスタを製造する方法にお
いて、上記加熱源の走査方向と継承欠陥の発生方
向とがほぼ平行であることに着目し、上記MOS
電界効果トライスタを、そのチヤネル方向が上記
加熱源の走査方向に対して90°±30°の範囲内の角
度をなすように配置したので、ソースおよびトレ
イン領域から相互方向へ向う不純物拡散は抑制さ
れゲート長の短いMOSFETが安定に得られる。
また、本発明では加熱源の走査による溶融再結晶
化のみにより多結晶シリコンを単結晶化するた
め、種結晶部は必要なく、走査距離を延ばすこと
によりチヤネル幅を100μｍ以上に長くすること
もでき、さらにウエハ内のMOSトラジスタのチ
ヤネル領域のみを選択的に単結晶化することもで
きる。
体層上に形成された多結晶または非結晶半導体層
を、局所的に加熱源により所定方向に走査加熱し
て溶融再結晶化することにより、種結晶を用いず
その結晶性を素子形成可能なものとし、その後該
半導体層上に該層表面の一部をチヤネル領域とす
るMOS電界効果トラジスタを製造する方法にお
いて、上記加熱源の走査方向と継承欠陥の発生方
向とがほぼ平行であることに着目し、上記MOS
電界効果トライスタを、そのチヤネル方向が上記
加熱源の走査方向に対して90°±30°の範囲内の角
度をなすように配置したので、ソースおよびトレ
イン領域から相互方向へ向う不純物拡散は抑制さ
れゲート長の短いMOSFETが安定に得られる。
また、本発明では加熱源の走査による溶融再結晶
化のみにより多結晶シリコンを単結晶化するた
め、種結晶部は必要なく、走査距離を延ばすこと
によりチヤネル幅を100μｍ以上に長くすること
もでき、さらにウエハ内のMOSトラジスタのチ
ヤネル領域のみを選択的に単結晶化することもで
きる。
第１図ａ〜ｉは従来方法によるMOSFETの製
造の主要各段階における状態を示す断面図、第２
図は上記製造方法においてポリシリコンにレーザ
光の走査照射を施して得た再結晶シリコン層の結
晶状況を示す透過電子顕微鏡写真、第３図は従来
のMOSFETとこの発明のMOSFETとの差異を
説明する平面図、第４図は従来のMOSFETとこ
の発明のMOSFETとについてゲート長とゲート
しきい値電圧との関係を示す曲線図である。 図において、１０は絶縁体、１１は多結晶半導
体層、１５は再結晶半導体層、１６はゲート絶縁
膜、１７はゲート電極、１８はソース領域、１９
はドレイン領域、破線矢印Ｂがこの発明の加熱源
走査方向である。なお、図中同一符号は同一また
は相当部分を示す。
造の主要各段階における状態を示す断面図、第２
図は上記製造方法においてポリシリコンにレーザ
光の走査照射を施して得た再結晶シリコン層の結
晶状況を示す透過電子顕微鏡写真、第３図は従来
のMOSFETとこの発明のMOSFETとの差異を
説明する平面図、第４図は従来のMOSFETとこ
の発明のMOSFETとについてゲート長とゲート
しきい値電圧との関係を示す曲線図である。 図において、１０は絶縁体、１１は多結晶半導
体層、１５は再結晶半導体層、１６はゲート絶縁
膜、１７はゲート電極、１８はソース領域、１９
はドレイン領域、破線矢印Ｂがこの発明の加熱源
走査方向である。なお、図中同一符号は同一また
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 絶縁体上に形成された多結晶または非結晶の
シリコン層を局所的に加熱源で所定方向に走査加
熱して溶融再結晶させ、上記シリコン層の単結晶
化または結晶粒径を走査方向に成長させる工程を
有し、この工程を経た上記シリコン層の少なくと
も一部をチヤネル領域とするMOS電解効果トラ
ンジスタを製造する方法であつて、上記加熱源の
走査方向に対してチヤネル方向が90°±30°の範囲
の角度をなすようにすることを特徴とするMOS
電界効果トランジスタの製造方法。 ２ 加熱源にレーザ光を用いこのレーザ光でシリ
コン層を走査照射して加熱することを特徴とする
特許請求の範囲第１項記載のMOS電界効果トラ
ンジスタの製造方法。 ３ 加熱源に電子ビームを用いこの電子ビームで
シリコン層を走査照射して加熱することを特徴と
する特許請求の範囲第１項記載のMOS電界効果
トランジスタの製造方法。 ４ 加熱源にヒータを用いこのヒータをシリコン
層に対して所定方向に相対的に移動させて上記シ
リコン層を加熱することを特徴とする特許請求の
範囲第１項記載のMOS電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7709182A JPS58192381A (ja) | 1982-05-06 | 1982-05-06 | Ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7709182A JPS58192381A (ja) | 1982-05-06 | 1982-05-06 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58192381A JPS58192381A (ja) | 1983-11-09 |
| JPH0580159B2 true JPH0580159B2 (ja) | 1993-11-08 |
Family
ID=13624104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7709182A Granted JPS58192381A (ja) | 1982-05-06 | 1982-05-06 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192381A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132677A (ja) * | 1983-01-20 | 1984-07-30 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPS60150618A (ja) * | 1984-01-17 | 1985-08-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6064077A (en) | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
| JP3778456B2 (ja) | 1995-02-21 | 2006-05-24 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型薄膜半導体装置の作製方法 |
| US6770546B2 (en) | 2001-07-30 | 2004-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| JP4566503B2 (ja) * | 2001-07-30 | 2010-10-20 | 株式会社半導体エネルギー研究所 | レーザー処理装置並びに半導体装置の作製方法 |
| JP3980465B2 (ja) * | 2001-11-09 | 2007-09-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1982
- 1982-05-06 JP JP7709182A patent/JPS58192381A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE TRANSACTIONS ON ELECTRON DEVICES=1982 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58192381A (ja) | 1983-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4514895A (en) | Method of forming field-effect transistors using selectively beam-crystallized polysilicon channel regions | |
| JPH0451071B2 (ja) | ||
| KR100737662B1 (ko) | 박막반도체장치 및 그 제조방법 | |
| US4773964A (en) | Process for the production of an oriented monocrystalline silicon film with localized defects on an insulating support | |
| JPS643045B2 (ja) | ||
| US4661167A (en) | Method for manufacturing a monocrystalline semiconductor device | |
| JPS5891621A (ja) | 半導体装置の製造方法 | |
| JPH0580159B2 (ja) | ||
| Kawamura et al. | Laser recrystallization of Si over SiO2 with a heat‐sink structure | |
| JPH0450746B2 (ja) | ||
| JPS62160712A (ja) | 半導体装置の製造方法 | |
| US4678538A (en) | Process for the production of an insulating support on an oriented monocrystalline silicon film with localized defects | |
| JPH0556314B2 (ja) | ||
| JPS643046B2 (ja) | ||
| JPH11145484A (ja) | 薄膜トランジスタの製造方法 | |
| JPS6159820A (ja) | 半導体装置の製造方法 | |
| JPS5893216A (ja) | 半導体装置の製造方法 | |
| JPH05166839A (ja) | 半導体装置およびその製造方法 | |
| JPH0793259B2 (ja) | 半導体薄膜結晶層の製造方法 | |
| KR100785004B1 (ko) | 반도체 소자의 제조방법 | |
| JPS5825220A (ja) | 半導体基体の製作方法 | |
| JP3291845B2 (ja) | 結晶成長方法およびｍｏｓトランジスタのチャネル形成方法 | |
| JPH0257337B2 (ja) | ||
| JPH0560668B2 (ja) | ||
| JPS643047B2 (ja) |