JPH0442358B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体薄膜の結晶化方法に関し、特に
SOI（Semiconductor On Insulator）構造実現の
方法に関するものである。

SOIは半導体装置の高性能化、高密度化、低価
格化を可能にする技術として注目されている。そ
の技術には、例えば半導体単結晶基板上の酸化膜
上の半導体薄膜を基板を種結晶として酸化膜上に
結晶化する方法、グラフオエピタキシーなどの方
法がある。グラフオエピタキシーはガラス等の基
板上に単結晶成長層が得られるという画期的なも
ので、第１図にその工程例を示す。第１図ａは例
えばガラス基板１の表面に溝３を形成した断面を
示す。溝３の形状は結晶化する薄膜の結晶方位に
よつて所望のものが選ばれる。例えば、（100）の
ときには矩形やストライブ状の平面形状、矩形の
断面形状に選ばれる。溝の幅は２〜50μmに、深
さは0.1〜1μmに通常のフオトリソグラフイドラ
イエツチなどで作成される。次に、第１図ｂの如
く基板１表面に非晶質シリコン（ａ−Si）や多結
晶シリコン等の半導体薄膜２を堆積する。

さらに、レーザ、電子線、ランプ光、ヒーター
等を用いたいわゆるビームアニール法で薄膜を急
速に溶融、再結晶化する。その際、基板１の溝３
が再結晶化成長核を安定させる働きをして、再結
晶薄膜２０の結晶方向がそろうというものである
（第１図ｃ参照）。

しかしながら、この方法では、まず基板１に形
成する溝３の深さを制御するのにエツチング時間
によらなければいけないこと、全面を一度に結晶
化するため薄膜２の歪が大きく、場合によればク
ラツクが入つてしまうことなど問題がある。

本発明は、叙上の問題点に鑑みなされたもので
あり、容易に結晶化された半導体薄膜を得ること
を目的としている。本発明においては、平坦な表
面を有する基板上に、半導体薄膜を矩形やストラ
イプ状に残し、さらに酸化硅素膜や窒化硅素膜の
様な絶縁膜を堆積し、ビームアニールすることに
よつて半導体薄膜を結晶化しようとするものであ
る。この際、半導体薄膜端部の絶縁膜がグラフオ
エピタキシーの基板の溝と同様な作用をするので
成長核の結晶方向をそろえることが可能にある。

以下に図面を参照しながら本発明を詳述する。

第２図は、本発明による薄膜の結晶化方法につ
いての各工程毎の模式図を示す。第２図ａは模式
的平面図で、パイレツクスや石英等のガラス基板
１の上に、ａ−Siや多結晶Siの半導体薄膜２を矩
形状に残したものである。基板１には前述のガラ
スの他に、絶縁膜で被覆したSi等の半導体ウエ
ハ、ステンレス。酸化アルミニウムやその化合物
などを目的に応じて使うことができる。薄膜２
は、第２図ａの様にそろつた矩形に限らず各辺が
平行もしくは直交する矩形の各種の組み合わせや
種々の大きさ、またはストライプ状のものが使え
る。その場合、薄膜２の少なくとも一方の幅はグ
ラフオエピタキシーの溝の幅程度例えば50μm以
下に選ばれる。後工程の再結晶化のしやすさから
いえば、この幅は狭い程望ましく最大２〜10μm
が選ばれる。薄膜２の端面５は、基板１表面と垂
直である程望ましく、イオンエツチ、反応性イオ
ンエツチなどの方法で薄膜２は選択エツチされ
る。この際、基板１と薄膜２の物質が異なるので
選択エツチ比が大きくとれたり、自動的にエツチ
終点検出が可能となる利点がある。薄膜２の厚み
は、グラフオエピタキシーにおける薄の深さ程度
が望ましく、例えば0.1〜1.0μmに選ばれる。第２
図ｂには、第２図ａの如き基板１上に全面絶縁膜
４を堆積した断面を示す。絶縁膜４は通常酸化膜
（SiO₂）や窒化膜、もしくはその多層膜が使わ
れ、CVD等で0.1〜1μm程度の厚みに形成される。
この絶縁膜４の堆積によつて、薄膜２の端面５に
は絶縁物の壁ができたことになり、グラフオエピ
タキシーの溝端部の働きを成す。絶縁膜４は、半
導体薄膜２が溶融しても変形しにくいもの、また
はアニールビームに対して透明なものが望まし
く、他に酸化アルミニウム等も使うことができ
る。第２図ｂの工程の後、ビームアニールする
と、薄膜２は結晶化して結晶薄膜２０となる（第
２図ｃ）。ビームアニールは前述の如くレーザー
（CWまたはパルス）、ランプ、ヒータ、電子線等
が有効で、薄膜２を一度溶融して再結晶化する必
要がある。その際、絶縁膜４と薄膜２端面５が再
結晶成長核の安定位置として働くため、薄膜２は
粒径のより大きい再結晶薄膜２０に変換する。場
合によれば島状の薄膜２が全部結晶化することが
でき、その場合、薄膜の幅が10μm以下が望まし
い。その後、島状再結晶薄膜２０にトランジスタ
等半導体装置をつくり込み、SOI構造のICが実現
できる。

本発明は、さらに次の様な発展もある。第２図
ｃの工程の後、絶縁膜４を除去してさらに第２半
導体薄膜（ａ−Siまたは多結晶Si）１２を堆積す
る（第２図ｄ）。必要に応じ第２薄膜１２と結晶
薄膜２０とは別の不純物または異なる密度にドー
ピングされていてもよいし、結晶薄膜２０に選択
的に不純物添加を行なつた後でもよい。その後、
第２図ｅに示す様に、アニールによつて再結晶薄
膜２０を成長核として第１薄膜１２を結晶化し、
基板１上全面に結晶薄膜２２を形成する。アニー
ルは前述のビーム照射または熱炉アニールが使
え、必ずし溶融する必要がなく固相エピタキシー
により第２薄膜１２を結晶化できる。溶融する場
合は、結晶化薄膜２０の少なくとも１部が固体で
残る様、ビーム波長、出力、時間、膜厚が選ばれ
る。島状結晶薄膜２０の間隔は通常この薄膜２０
の幅と同程度もしくはそれ以下に選ばれ、狭い
程、第２薄膜１２の結晶化のアニールに要する時
間、結晶性が良好となる。このアニールは前記幅
が10μmのとき例えばレーザアニールする場合、
AuCWレーザーでスポツト径50μm、レーザ出力
10Wスキヤン速度100mm／secで行なえるし、熱炉
アニールでは例えば水素中で1100℃30分で行え
る。本発明によれば、第１回目ビームアニールに
よつて薄膜２を結晶化する際、薄膜２は島状に分
かれているので結晶化薄膜２０に生じる歪は小さ
く、クラツク等の欠陥が発生しにくい。また、第
２回目のアニールにより第２薄膜１２を結晶化す
る場合、固相エピによれば温度を低くすることが
できるので歪の発生はやはり少なく、たとえ基板
上全面に半導体薄膜を結晶化してもクラツク等の
欠陥が生じにくい利点がある。また、例として、
Siを主に述べてきたが、−、−等他の半
導体材料にも適用される。

本発明により、SOI構造の実現が比較的容易に
行なえるので、半導体装置の性能向上、集積度向
上、低価格化が実現されるため、工業的に非常に
重要である。

【図面の簡単な説明】

第１図ａ〜ｃは従来のグラフオエピタキシーの
工程例を説明するための断面図。第２図ａ〜ｅは
本発明の実施例を説明するための図で、第２図ａ
は平面図であり、第２図ｂ〜ｅは断面図である。 １…ガラス基板、２…半導体薄膜、３…溝、４
…絶縁膜、５…薄膜端面、２０…結晶化薄膜、１
２…第２半導体薄膜。

Claims (1)

1. 【特許請求の範囲】 １ 非晶質もしくは多結晶半導体薄膜を50μm以
   下の幅を有するストライブ状もしくは矩形に島状
   に前記薄膜と異なる物質から成る基板の表面に残
   す工程、前記薄膜及び基板上に絶縁膜を堆積する
   工程、光線もしくは電子線もしくは熱線等のビー
   ムを照射することにより前記薄膜を溶融し再結晶
   化する際に前記薄膜と前記絶縁膜の境界部の少な
   くとも一部を成長核形成の安定位置として作用せ
   しめ前記薄膜の結晶化を行なう工程とより成る薄
   膜の結晶化方法。 ２ 前記薄膜の結晶化の後前記絶縁膜を除去する
   工程、さらに非晶質もしくは多結晶の第２半導体
   薄膜を堆積する工程、ビーム照射もしくはアニー
   ルによつて前記結晶化した薄膜を核として前記第
   ２薄膜を結晶化する工程とより成る特許請求の範
   囲第１項記載の薄膜の結晶化方法。