KR100250182B1 - 반도체결정의 형성방법 및 반도체소자 - Google Patents

반도체결정의 형성방법 및 반도체소자 Download PDF

Info

Publication number
KR100250182B1
KR100250182B1 KR1019930011301A KR930011301A KR100250182B1 KR 100250182 B1 KR100250182 B1 KR 100250182B1 KR 1019930011301 A KR1019930011301 A KR 1019930011301A KR 930011301 A KR930011301 A KR 930011301A KR 100250182 B1 KR100250182 B1 KR 100250182B1
Authority
KR
South Korea
Prior art keywords
thin film
semiconductor
semiconductor thin
crystal
film
Prior art date
Application number
KR1019930011301A
Other languages
English (en)
Other versions
KR940006187A (ko
Inventor
도시유끼 사메시마
마사끼 하라
나오끼 사노
팔 고사인 다람
아쓰시 고노
웨스트워터 조나단
세쓰오 우스이
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR940006187A publication Critical patent/KR940006187A/ko
Application granted granted Critical
Publication of KR100250182B1 publication Critical patent/KR100250182B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Abstract

간단한 방법으로, 어떠한 복잡함 구조를 기체(基體) 또는 반도체 박막에 형성하지 않고, 용이하게 대입경(大粒徑)의 반도체결정을 형성하는 방법 및 이러한 형성방법에 기초한 반도체소자를 제공한다.
반도체결정(20)의 형성방법은, (가) 기체상(10)에 기체와 다른 재료로 이루어지고 또한 에지부분(14)을 가진 반도체박막(12)을 형성하는 공정과, (나) 에지부분을 포함하는 반도체박막에 에너지를 단시간 조사(照射)하여, 에지부분을 포함하는 반도체박막을 완전히 용융시킨 후, 고화시켜 결정화하는 공정으로 이루어진다. 이와 같은 방법에 의해 형성된 반도체결정으로 제작된 반도체소자는 이 반도체소자를 구성하는 결정중에 결정입계(結晶粒界)가 존재하지 않는, 또는 반도체소자를 구성하는 결정의 입경이 0.2㎛ 이상 10㎛ 이하인 것을 특징으로 한다.

Description

반도체결정의 형성방법 및 반도체소자
제 1도는 본 발명의 제 1의 양태에 관한 반도체결정의 형성방법의 공정을 설명하기 위한 도면.
제 2도는 본 발명의 제 1의 양태에 관한 반도체결정의 형성방법의 원리를 설명하기 위한 도면.
제 3도는 본 발명의 제 2의 양태에 관한 반도체결정의 형성방법의 공정을 설명하기 위한 도면.
제 4도는 본 발명의 제 2의 양태에 관한 반도체결정의 형성방법의 원리를 설명하기 위한 도면.
제 5도는 본 발명의 제 2의 양태에 관한 반도체결정의 형성방법에 있어서의 반사막의 다른 형태를 모식적으로 도시한 단면도.
제 6도는 본 발명의 반도체소자의 제작방법을 박막트랜지스터를 예로 들어 설명하기 위한 도면.
제 7도는 본 발명의 반도체소자의 제작방법을 태양전지를 예로 들어 설명하기 위한 도면.
제 8도는 본 발명의 반도체소자의 제작방법을 바이폴라트랜지스터를 예로 들어 설명하기 위한 도면.
제 9도는 본 발명의 반도체결정의 형성방법에 있어서의 반도체박막의 단면형상 및 반도체결정의 단면형상의 일예를 도시한 모식적인 도면.
제 10도는 종래의 빔재결정화법에 의한 반도체결정의 형성방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 기체 12 : 반도체박막
12A : 에너지조사후에도 결정화되지 않은 부분
14 : 에지부분 14A : 에지영역
16 : 중앙부분 18 : 반사막
18A : 제 1의 박막 18B : 제 2의 박막
20 : 반도체결정 20A, 20B : 결정입자의 열
22 : 입계 24 : 산화막
26 : 폴리실리콘 28 : 게이트전극영역
30 : 소스ㆍ드레인영역 32 : 전극부
40 : 마스크 50 : 콜렉터영역
52 : 베이스영역 54 : 에미터영역
본 발명은 빔재결정화법(再結晶化法)을 이용한 반도체결정(結晶)의 형성방법 및 이러한 현성방법에 의거한 반도체소자에 관한 것이다.
레이저, 전자빔 등의 에너지원으로부터의 에너지를 폴리실리콘으로 이루어지는 반도체박막에 단시간 조사(照射)하여, 반도체박막을 점형(点形) 또는 선형(線形)으로 용융시킨 후 고화시켜서, 실리콘으로 이루어지는 반도체결정을 형성하는 빔재결정화법은 주지(周知)이다. 빔재결정화법은 반도체박막을 단시간에, 또한 국소적으로 용융-고화시키므로, 기체(基體) 전체를 고온으로 가열하지 않고 반도체결정을 형성할 수 있는 이점이 있다. 따라서, 빔재결정화법에 의해 유리 등의 내열성이 없는 기체상에도 실리콘결정의 반도체소자를 형성하는 것이 가능한다.
이와 같은 빔재결정화법에 있어서는, 반도체박막의 용융시간이 100ns 정도의 매우 짧은 시간이므로, 순간적인 결정성장밖에 일어나지 않아서, 0.1㎛ 정도의 소입경(小粒徑)의 반도체결정밖에 얻을 수 없다는 문제가 있다. 대입경(大粒徑)의 반도체결정을 얻기 위하여,
(a) 광학계에 의해 빔강도를 변화시키는 방법
(b) 시료(試料)에 입사(立射)하는 빔강도를 시료표면에 배설한 반사방지막이나 흡열막 등에 의해 변화시켜서 온도분포를 제어하는 방법
(c) 시료구조에 의해 열의 도피방식을 변화시켜서 온도분포를 제어하는 방법등이 시도되고 있으나, 현상황에서는 대입경의 반도체결정을 안정되게 얻지 못하고 있다. 또, 얻어진 반도체결정의 입경의 불균일이 크다는 문제도 있다. 이상의 이유로 인해, 빔재결정화법에 의해 얻어진 반도체결정으로부터 단결정실리콘반도체기판(基板)으로 제작한 반도체장치와 동등의 특성을 가진 반도체소자를 제작하는 것은 불가능하다.
따라서, 본 발명의 목적은 간단한 방법으로, 어떠한 복잡한 구조를 기체 또는 반도체박막에 형성하지 않고, 입경이 크고 입경분포가 제어된 반도체결정을 형성하는 방법 및 이러한 형성방법에 기초한 반도체소자를 제공하는데 있다.
상기의 목적은,
(가) 기체상에 기체와 다른 재료로 이루어지고 또한 에지부분을 가진 반도체박막을 형성하는 공정과,
(나) 에지부분을 포함하는 반도체박막에 에너지를 단시간 조사하여, 에지부분을 포함하는 반도체박막을 완전히 용융시킨 후, 고화시켜 결정화하는 공정으로 이루어지는 것을 특징으로 한 본 발명의 반도체결정의 형성방법의 제 1의 양태에 의해 달성할 수 있다.
본 발명의 제 1의 양태에 관한 반도체결정의 형성방법에 있어서는, 반도체박막의 두께는 3nm 내지 10㎛ 인 것이 바람직히다.
상기의 목적은, 또한
(가) 기체상에 기체와 다른 재료로 이루어지고 또한 에지부분을 가진 반도체박막을 형성하는 공정과,
(나) 반도체박막상의 일부에 에너지를 반사하는 반사막을 형성하는 공정과,
(다) 에지부분을 포함하는 반도체박막에 에너지를 단시간 조사하여, 반사막에 의해 피복된 반도체박막의 부분을 완전히는 용융시키지 않고 또한 에지부분을 포함하는 반사막에 의해 피복되어 있지 않은 반도체박막의 부분을 완전히 용융시킨 후, 고화시켜 결정화하는 공정으로 이루어지는 것을 특징으로 하는 본 발명의 반도체결정의 형성방법의 제 2의 양태에 의해 달성할 수 있다.
본 발명은 제 2의 양태에 관한 반도체결정의 형성방법에 있어서는, 반도체박막의 두께는 3nm 내지 10㎛ 이며, 반사막의 최대치수는 10nm 내지 10㎛ 이며, 반사막의 융점은 반도체박막의 융점보다 높은 것이 바람직하다. 반사막은 에너지를 가능한한 반사하는 것이 바람직하며, 예를 들면 반사막의 에너지반사율은 30% 이상인 것이 바람직 하다. 이러한 반사막으로서 몰리브덴막이나 텅스텐막을 예시할 수 있다. 또는, 반도체박막의 두께는 3nm 내지 10㎛ 이며, 반사막은 제 1의 박막 및 그 위에 형성된 제 2의 박막으로 구성되어 있으며, 반사막의 최대치수는 10nm 내지 10㎛ 이며, 제 1의 박막의 융점은 반도체박막의 융점보다 높은 것이 바람직하다. 제 2의 박막은 에너지를 가능한한 반사하는 것이 바람직하며, 예를 들면 제 2의 박막의 에너지반사율은 30% 이상인 것이 바람직하다. 이러한 제 1의 박막으로서 SiO2막을, 또 제 2의 박막으로서 알루미늄막을 예시할 수 있다.
반사막의 최대치수라는 것은 반사막의 평면형상이 정방형의 경우 1변의 길이를 의미하며, 반사막의 평면형상의 장방형의 경우 장변의 길이를 의미하며, 반사막의 평면형상이 원형의 경우 직경을 의미하며, 반사막의 평면현상이 타원형의 경우 장축의 길이를 의미하며, 반사막의 평면형상이 임의의 형상의 경우에는 이러한 형상에 외접(外接)하는 가상(假想)의 원을 그렸을 때의 직경을 의미한다.
기체로서 유리, 플라스틱 등의 내열성이 없는 기판, 또는 실리콘 등의 기판상에 형성된 SiO2막, 세라믹 등을 예시할 수 있다. 그리고, 「내열성이 없다」는 것은 600℃를 초과하는 반도체소자의 제조공정에 있어서, 기체에 휨이나 뒤틀림이 발생하는 것을 의미한다. 반도체박막은 예를 들면 폴리실리콘으로 이루어지며, CVD법으로 형성할 수 있다.
조사하는 에너지의 에너지원으로서, 레이저나 전자(電子)빔을 사용할 수 있다. 반도체박막을 완전히 용융시킨다는 것은 반도체박막의 최소한 에지부분이 용융하여 비드업현상이 발생하도록 반도체박막을 용융시키는 것을 의미한다. 본 발명의 제 1의 양태에 관한 반도체결정의 형성방법에 있어서는 반드시 전영역의 반도체박막을 용융시킬 필요는 없다. 조사시간은 1초이하가 바람직하다.
상기 목적은 전술한 본 발명의 반도체결정의 형성방법에 의해 형성되 반도체결정으로 제작된 반도체소자로서, 이 반도체소자를 구성하는 결정중에는 결정입계(結晶粒界)가 존재하지 않는 것을 특징으로 하는 본 발명의 제 1의 양태에 의한 반도체소자에 의해 달성된다. 이와 같은 반도체소자를 제작하기 위하여는, 형성된 반도체결정의 일부를 에칭 등에 의해 제거하면 된다.
또한, 상기 목적은 전술한 본 발명의 반도체결정의 형성방법에 의해 형성된 반도체결정으로 제작된 반도체소자로서, 이 반도체소자를 구성하는 결정의 입경이 0.2㎛ 이상 10㎛ 이하인 것을 특징으로 하는 본 발명의 제 2의 양태에 의한 반도체소자에 의해 달성된다. 여기서, 결정의 입경이라는 것은 결정에 외접하는 가상의 원을 그렸을때의 원의 직경을 말한다. 이와 같은 반도체소자를 제작하기 위하여는, 형성할 반도체박막의 형상이나 두께, 에너지의 조사조건 등을 적절히 선정하면 된다.
본 발명의 제 1 및 제 2의 양태에 관한 반도체소자로서, 예를 들면 박막트랜지스터, 바이폴라트랜지스터, MOS 형 FET, 태양전지 등을 예시할 수 있다.
본 발명의 제 1의 양태에 관한 반도체결정의 형성방법에 있어서는, 에지부분을 포함하는 반도체박막에 에너지를 단시간 조사하여, 에지부분을 포함하는 반도체박막을 완전히 용융시킨 후, 고화시킨다. 기체와 반도체박막의 재질이 다르므로, 에지부분을 포함하는 반도체박막을 완전히 용융시킴으로써, 기체에 대한 반도체박막의 습윤성의 관계에 의해 에지부분에 따른 방향과 대략 직각의 방향(이하, 단지 「에지부분에 직각의 방향」이라고 함. 또 에지부분에 대략 따른 방향을 이하, 단지 「에지부분과 평행의 방향」이라고 함)으로 반도체박막에는 비드업현상이 발생한다. 이로써, 대입경을 가진 반도체결정을 형성할 수 있다.
본 발명의 제 2의 양태에 관한 반도체결정의 형성방법에 있어서는, 에지부분을 포함하는 반도체박막에 에너지를 단시간 조사하여, 반사막에 의해 피복된 반도체박막의 부분을 완전히는 용융시키지 않고 또한 에지부분을 포함하는 반사막에 의해 피복되어 있지 않은 반도체박막의 부붐을 완전히 용융시킨 후, 고화시켜 결정화시킨다. 기체와 반도체박막의 재질이 다르므로, 반도체박막의 에지부분을 포함하여 반사막에 의해 피복되어 있지 않은 부분을 완전히 용융시킴으로써, 기체에 대한 반도체박막의 습윤성의 관계에 의해 에지부분에 직각의 방향으로 반도체박막에는 비드업현상이 발생한다.
더욱이, 반사막으로 피복된 반도체박막의 부분은 완전히는 용융되지 않는다. 또한, 반도체박막의 에지부분과 평행한 방향에 있어서, 반도체박막에는 온도변화가 발생한다. 즉, 반사막으로 피복된 반도체박막의 부분의 온도는 반사막으로 피복되어 있지 않은 반도체박막의 부분의 온도보다 낮다. 그러므로, 반사막으로 피복된 반도체박막의 부분이 결정핵(結晶核)의 발생부분으로 된다. 이 결과, 결정핵의 발생위치를 정확히 제어하는 것이 가능하게 된다. 더욱이, 에지방향에 직각의 방향 및 에지부분과 평행의 방향에 있어서의 결정성장을 제어할 수 있다. 이로써, 대입경을 가지며, 더욱이 입경분포가 균일한 반도체결정막을 형성할 수 있다.
본 발명의 제 1의 양태에 관한 반도체소자에 있어서는, 반도체소자를 구성하는 결정중에 결정입계가 존재하지 않으므로, 반도체장치는 우수한 특성을 가질 수 있다. 또, 본 발명의 제 2의 양태에 관한 반도체소자에 있어서는 반도체소자를 구성하는 결정의 입경이 크므로, 단결정실리콘기판으로 제작된 반도체소자와 같은 특성을 가질 수 있다.
다음에, 도면을 참조하여, 실시예에 따라서 먼저 본 발명의 반도체결정의 형성방법에 대하여 설명하고, 이어서 반도체소자에 대하여 설명한다.
[실시예 1]
실시예 1은 본 발명의 제 1의 양태에 관한 반도체결정의 형성방법에 관한 것이다. 먼저, 유리로 이루어지는 기체(基體)(10)상에 두께 100nm 의 폴리실리콘막으로 이루어지는 반도체박막(12)을 통상의 CVD법으로 형성하였다. TEM 관찰을 한 바, 반도체박막(12)의 입경은 약 30nm 였다. 다음에, 포토리소그라피법 및 드라이에칭법에 의해 제 1도(a)에 에지부분에 직각의 방향의 모식적인 단면도를 도시한 바와 같이, 반도체박막(12)을 평면형상이 폭 10㎛ × 길이 40㎛ 의 복수의 4각형 형상으로 형성하였다. 제 1도(a)에 있어서, (14)는 반도체박막의 에지부분이다. 실시예 1에 있어서는 4각형 형상의 반도체박막의 길이방향의 변의 근방이 에지부분(14)에 상당한다.
다음에, 에너지원으로서 XeCl 엑시머레이저( 파장 308nm, 펄스폭 30nm)를 사용하여, 상온진공중에서 에지부분(14)을 포함하는 4각형 형상의 반도체박막(12)의 전체에 레이저를 조사하였다. 조사에너지를 350mJ/㎠로 하였다. 레이저의 조사에 의해 반도체박막(12)은 완전히 용융되었다. 레이저의 조사를 중지함으로써, 반도체박막(12)은 고화되고, 반도체결정이 얻어졌다.
제 1도(b)에 에지부분에 직각의 방향의 모식적인 단면도를 도시한 바와 같이, 반도체결정(20)의 단면(斷面)형상은 반도체박막(12)의 단면형상으로부터 변화하고 있었다. 또, 반도체박막(12)과 반도체결정(20)의 평면도를 제 1도(c)에 도시한다. 그리고, 이 도면에 있어서, 반도체박막(12)을 점선으로, 반도체결정(20)을 실선으로 나타냈다. 반도체결정(20)의 단면형상은 폭이 약 3㎛ 로 되고, 반도체박막(12)의 폭(10㎛)보다 좁아져 있었다. 또, 두께는 최대 270nm으로 되고, 반도체박막(12)의 두께(100nm)보다 두껍게 되어 있었다. 이 반도체결정(20)을 SEM 관찰한 바, 제 1도(d)에 모식적인 일부확대평면도로 도시한 바와 같이, 약 1.5㎛ ×0.5㎛의 큰 입경을 가진 실리콘결정입자(20A),(20B)의 도메인(domain)이 규칙적으로 2열 배열되어 형성되어 있었따. 또, 엘렉트론채널링이미지분석에 의해 이들 실리콘결정입자는 단결정인 것이 확인 되었다.
이와 같이 큰 반도체 결정이 형성되는 이유에 대하여, 다음에 제 2도를 참조하여 설명한다.
용융 전의 반도체박막(12)의 단면을 제 2도(a)에 점선으로 나타낸다. 에지부분(14)을 포함하는 반도체박막(12)을 완전히 용융시키기 시작하면, 제 2도(a)에 실선으로 나타낸 바와 같이, 반도체박막(12)과 기체(10)는 다른 재질이므로, 기체(10)에 대한 반도체박막(12)의 습윤성의 관계에 의해 에지부분에 직각의 방향으로 반도체박막의 에지부분(14)으로부터 비드업현상이 발생한다.
에지부분(14)으로부터 시작된 비드업현상이 반도체박막(12) 전체에 미치면, 제 2도(b)에 도시한 바와 같이 반도체박막(12)과 기체(10)의 접촉면적이 작아지고, 반도체박막(12)으로부터 기체(10)에의 열확산이 감소된다. 이 결과, 반도체박막의 에지영역(14A)의 용융시간이 길어진다. 비드업현상은 반도체박막(12)의 에지부분(14)으로부터 발생하므로, 에지영역(14A)의 두께가 두꺼워지고, 에지영역(14A)에 열체류가 발생한다. 이에 대하여, 반도체박막(12)의 중앙부분(16)은 에지부분(14)보다 비드업현상이 잘 발생하지 않고, 중앙부분(16)의 두께는 에지영역(14A)의 두께에 비해 얇은 상태에 있으므로, 기체(10)에의 열확산에 의해 중앙부분(16)은 에지영역(14A)보다 빨리 냉각ㆍ고화된다. 이 결과, 중앙부분(16)의 온도가 낮고 에지영역(14A)의 온도가 높은 횡방향(에지부분에 직각의 방향)의 온도구배가 발생하고, 중앙부분(16)으로부터 에지영역(14A)에 향해 규칙적인 결정성장이 일어나서, 대입경의 결정이 형성된다.
예를 들면, 시드없는 SOI 결정성장기술에 있어서는 기체(100)상에 형성된 절연막(110)상에 퇴적된 폴리실리콘막(112)을 적당한 크기의 섬형(섬形)의 구조로 가공하고(제10도(a) 참조), 이 섬형의 영역에 레이저 등을 조사하여 단결정화한다(제10도(b) 참조). 이외 같은 기술에 있어서는, 섬형으로 가공된 폴리실리콘막(112)의 크기(예를들면 제 10도에 나타낸 폭 L1)와, 단결정화된 섬형의 영역(120)의 크기(예를 들면 제 10도에 나타낸 폭 L2)는 실질적으로 같다. 레이저의 조사에 의해 반도체박막에 부여되는 에너지는 반도체박막의 표면이 용융될 정도의 에너지이다.
이와 같이, 종래의 기술에 있어서는 폴리실리콘막을 완전히 용융 시키지는 않는다. 섬형으로 가공된 폴리실리콘막(112)의 크기를 거의 변화시키고 않고, 폴리실리콘막(112)의 크기를 유지한 채 결정화한다. 반도체박막을 완전히 용융시켜서, 반도체박막의 에지부분에서 비드업 현상을 발생시킴으로써 반도체결정을 형성시키는 본 발명의 기술은 이제까지 알려져 있지 않다.
[실시예 2]
실시예 2는 본 발명의 제 2의 양태에 관한 반도체결정의 형성방법에 관한 것이다. 먼저, 유리로 이루어지는 기체(10)상에 두께 100nm의 폴리실리콘막으로 이루어지는 반도체박막(12)을 통상의 CVD 법으로 형성하였다. 다음에, 포토리소그라피법 및 드라이에칭법에 의해 반도체박막(12)의 평면형상을 4각형 형상으로 형성하였다. 실시예 2에 있어서는 4각형 형상의 반도체박막(12)의 길이방향의 변의 근방이 에지부분에 상당한다.
다음에, 몰리브덴 또는 텅스텐 등의 내열성에 우수하고 더욱이 광을 잘 반사하는 재료를 CVD 법으로 반도체박막(12)상에 퇴적시킨후, 포토리소그라피법 및 드라이에칭법에 의해 반사막(18)을 형성한다. 반사막(18)의 평면현상을 대략 정방형으로 하였다. 이 상태를 제 3도(a)에 모식적인 평면도로 도시한다. 제 3도(a)에 있어서, (14)는 반도체박막의 에지부분이다. 또, 선 III-III에 따른 모식적인 단면도(에지부분에 직각의 방향의 단면도)를 제 3도(b)에 도시한다.
반사막(18)은 4각형 형상의 반도체박막(12)의 길이방향의 중심선에 따라 일정한 간격으로 복수 배설하는 것이 바람직하다. 또, 제 3도(a)에 도시한 반사막의 최대치수 L는 10nm 내지 10㎛인 것이 바람직하다. 반사막(18)의 융점은 반도체박막의 융점보다 높은 것이 바람직하며, 또 반사막(18)은 융점은 반도체박막의 융점보다 높은 것이 바람직하며, 또 반사막(18)은 많은 에너지를 반사하는 것이 바람직하다. 몰리브덴 및 텡스텐의 융점은 2610℃ 및 3387℃이다. 그리고, 반도체박막(12)을 폴리실리콘으로 형성한 경우 반도체박막의 융점은 1412℃이다.
다음에, 에너지원으로서 XeCl 엑시머레이저(파장 308nm, 펄스폭 30nm)를 사용하여, 상온진공중에서 에지부분(14) 및 반사막(18)을 포함하는 4각형 형상의 반도체박막(12)의 전체에 레이저를 조사하였다. 레이저의 조사에 의해 에지부분(14)을 포함하여 반사막(18)으로 피복되어 있지 않은 반도체박막(12)의 부분은 완전히 용융되었다. 또, 반사막(18)으로 피복된 반도체박막(12)의 부분은 완전히는 용융되지 않았다. 레이저의 조사를 중지함으로써, 반도체박막(12)은 고화되고, 반도체결정이 얻어졌다.
이와 같이 큰 반도체결정이 형성되는 이유에 대하여, 다음에 제 4도를 참조하여 설명한다. 용융 전의 반도체박막(12)의 에지부분에 직각의 방향의 단면도를 제 4도(a)에, 또 일부평면도를 제 4도(b)에 도시한다. 그리고, (18)은 반사막이다. 에지부분(14)을 포함하여 반사막(18)으로 피복되어 있지 않은 반도체박막의 부분을 완전히 용융시키기 시작하면, 제 4도(c)에 단면도를, 그리고 제 4도(d)에 일부평면도를 도시한 바와 같이, 반도체박막(12)과 기체(10)는 다른 재질이므로, 기체(10)에 대한 반도체박막(12)의 습윤성의 관계에 의해 에지부분에 직각의 방향으로 반도체박막의 에지부분(14)으로부터 비드업현상이 발생한다.
에지부분(14)으로부터 시작한 비드업현상이 반도체박막(12) 전체에 미치면, 제 4도(c) 및 제 4도(d)에도 도시한 바와 같이 반도체박막(12)과 기체(10)의 접촉면적이 작아지고, 반도체박막(12)으로부터 기체(10)에의 열확산이 감소된다. 그 결과, 반도체박막의 에지영역(14A)의 용융시간이 길어진다. 비드업현상은 반도체박막(12)의 에지부분으로(14)으로부터 발생하므로, 에지영역(14A)의 두께가 두꺼워지고, 에지영역(14A)에 열체류가 발생한다. 이에 대하여, 반도체박막(12)의 중앙부분(16)은 에지부분(14)보다 비드업현상이 잘 발생하지 않으며, 중앙부분(16)의 두께는 에지영역(14A)의 두께에 비하여 얇은 상태에 있다.
더욱이, 예를 들면 반도체박막의 중앙부분(16)의 일부분을 반사막(18)으로 피복해 두면, 반사막(18)에 의해 레이저빔이 반사되므로, 반사막(18)에 의해 피복되어 있지 않은 반도체박막의 부분보다 중앙부분(16)의 온도상승은 낮고, 완전히는 용융되지 않는다. 따라서, 반사막(18)으로 피복된 반도체박막의 부분은 결정핵의 발생부위로 된다.
또한, 기체(10)에의 열확산에 의해 중앙부분(16), 특히 반사막(18)으로 피복된 반도체박막의 부분은 에지영역(14A)보다 빨리 냉각ㆍ고화된다. 이 결과, 반사막(18)으로 피복된 반도체박막의 부분의 온도가 낮고 에지영역(14A)의 온도가 높은, 횡방향(에지부분에 직각의 방향)의 온도구배가 발생하고, 반사막(18)으로 피복된 반도체박막의 부분으로부터 에지영역(14A)에 향해 규칙적인 결정성장이 일어나서, 대입경의 결정이 형성된다. 이 상태를 제 4도(e)에 반도체박막의 에지부분에 직각의 방향의 모식적인 단면도로 도시한다. 또, 제 4도(f)에 일부평면도로 도시한다. 그리고, 제 4도(e) 및 (f)에 있어서 결정입계를 모식적으로 파선으로 나타냈다.
더욱이, 반도체박막(12)의 길이발향(에지부분과 평행의 방향)에도 제 4도(g)에 도시한 바와 같은 주기적인 온도분포가 발생한다. 이러한 온도분포의 골(谷)부분은 반사막(18)으로 피복된 반도체박막의 부분에 상당한다. 따라서, 반사막(18)으로 피복된 반도체박막의 부분으로부터 에지부분과 평행의 방향에도 규칙적인 결정성장이 일어난다. 즉, 반사막(18)으로 피복된 반도체박막의 부분이 결정핵으로 되어, 반도체박막의 단변(短邊)방향(에지부분에 직각의 방향)만이 아니라 길이방향(에지방향과 평행의 방향)에도 제어된 상태에서 결정성장이 발생하므로, 결정의 입경분포를 일정하게 할 수 있다.
제 5도에 2층구성의 반사막(18)의 단면도를 도시한다. 제5도중, (18A)는 예를 들면 SiO2로 이루어지는 제 1의 박막이며, (18B)는 그위에 형성된 예를 들면 알루미늄으로 이루어지는 제 2의 박막이다. 제 2의 박막(18B)은 많은 에너지를 반사하는 것이 바람직하다. 또, 제 1의 박막(18A)의 융점은 반도체박막의 융점보다 높은 것이 바람직하다. 제 1의 박막(18A)을 SiO2로 구성한 경우 그 융점은 1600℃이다. 이와 같이 반사막을 2층 구성으로 함으로써, 반도체박막이 가열되었을 때, 반사막으로부터의 불순물의 반도체박막에의 혼입을 제 1의 박막(18)에 의해 억제할 수 있다.
다음에, 본 발명의 반도체결정의 형성방법에 의거한 반도체소자 및 제작방법에 대하여 설명한다.
[실시예 3]
실시예 3에 있어서는, 반도체소자는 박막트랜지스터이며, 기체(10)는 유리로 이루어진다. 제 6도(a)에 단면도로 도시한 반도체결정(20)을 상기 본 발명의 반도체결정형성방법으로 형성한다. 그리고, 만도체박막으로서 p형 분순물을 함유한 폴리실리콘을 사용하였다. 이 반도체결정(20)은 결정입자가 2열 규칙적으로 배열되어 있다. 2개의 결정입자(20A),(20B)의 사이에는 입계(粒界)(22)가 존재한다. 필요에 따라 반사막(18)을 제거한 후 , 이와 같은 반도체결정(20)의 결정입자의 열의 한쪽, 예를 들면 (20B)를 포함하는 쪽을 통상의 방법으로 에칭하여 제거하고, 다른 쪽의 결정입자의 열, 예를 들면 (20A)를 포함하는 쪽을 남긴다(제 6도(b) 참조). 이로써, 반도체소자를 제작할 개개의 결정에는 입계가 포함되지 않게 되어서, 제작되는 반도체소자가 고성능을 발휘할 수 있게 된다.
다음에, 종래의 방법에 따라서 반도체결정입자(20A)상에 산화막(24) 및 폴리실리콘(26) 등으로 이루어지는 게이트전극영역(28)을 형성한다(제 6도(c) 참조). 이어서, 이온주입을 행하고, n 형의 소스ㆍ드레인영역(30)을 형성한 후, 소스ㆍ드레인영역(30)에 전극부(32)를 형성한다(제 6도(d) 참조).
이와 같이하여, 반도체소자를 구성하는 결정중에는 결정입계가 존재하지 않는 반도체소자, 구체적으로는 박막트랜지스터를 제작할 수 있다. 또, 이 반도체소자는 반도체소자를 구성하는 결정의 입경이 0.2㎛ 이상 10㎛ 이하, 구체적으로는 결정의 입경이 1.5㎛ 이다. 그리고, n형 불순물을 함유하는 반도체박막을 사용하여 p형의 소스ㆍ드레인영역을 형성할 수도 있다.
[실시예 4]
실시예 4에 있어서는, 반도체소자는 태양전지이며, 기체(10)는 유리로 이루어진다. 제 7도(a)에 단면도로 도시한 반도체결정(20)을 상기 본 발명의 반도체결정형성방법으로 형성한다. 그리고, 반도체박막으로서 n 형 불순물을 함유한 폴리실리콘을 사용하였다. 이 반도체결정(20)은 2열의 결정입자가 규칙적으로 배열되어 있다. 결정입자(20A),(20B)의 사이에는 입계(22)가 존재한다.
필요에 따라 반사막(18)을 제거한 후, 종래의 방법에 따라서 반도체결정의 한쪽의 열, 예를 들면 (20A)를 포함하는 쪽에 마스크(40)를 실시하고, 반도체결정의 다른 쪽의 열, 예를 들면(20B)를 포함하는 쪽에 p 형 이온을 주입하여, pn 접합을 형성한다(제 7도(b) 참조). 이어서, 마스크(40)를 제거하여, 결정입자의 각각에 전극부(32)를 형성한다.(제 7도(c) 참조).
이와 같이하여, 반도체소자를 구성하는 결정의 입경이 0.2㎛ 이상 10㎛ 이하, 구체적으로는 결정의 입경이 1.5㎛의 반도체소자, 구체적으로는 태양전지를 제작할 수 있다. 그리고, p 형 불순물을 함유하는 반도체박막을 사용하여 n 형의 이온을 주입함으로써, pn 접합을 형성할 수도 있다. 또, 한쪽의 결정입자의 열을 에칭 등에 의해 제거하고, 하나의 결정입자에 pn 접합을 형성할 수도 있다. 이와 같이하면, 반도체소자를 구성하는 결정중에는 결정입계가 존재하지 않는 반도체소자, 구체적으로는 태양전지를 제작할 수 있다.
[실시예 5]
실시예 5에 있어서는, 반도체소자는 바이폴라트랜지스터이며, 기체(10)는 유리로 이루어진다. 제 8도(a)에 단면도로 도시한 반도체결정(20)을 상기 본 발명의 반도체결정형성방법으로 형성한다. 그리고, 반도체박막으로서 n형 불순물을 함유한 폴리실리콘을 사용하였다. 이 반도체결정(20)은 2열의 결정입자는 열이 규칙적으로 배열되어 있다. 결정입자(20A),(20B)의 사이에는 입계(22)가 존재한다.
필요에 따라서 반사막(18)을 제거한 후, 종래의 방법에 따라서 반도체결정의 결정입자의 한쪽의 열, 예를 들면 (20A)를 포함하는 쪽에만 p형 이온을 주입한다(제 8도(b) 참조). 이로써, 베이스영역(52)이 형성된다. 그리고, 반도체결정의 다른 쪽의 열, 예를 들면(20B)를 포함하는 쪽은 콜렉터영역(50)으로 된다.
이어서, p 형 이온이 주입된 반도체결정의 한쪽의 열(본 실시예에서는 (20A)를 포함하는 열)의 일부분에 종래의 방법에 의거하여, n 형 이온을 주입한다. 이로써, n 형 이온이 주입된 영역에 에미터 영역(54)이 형성된다(제 8도(c) 참조). 이어서, 콜렉터영역(50), 베이스영역(52) 및 에미터영역(54)에 전극부(32)를 형성한다(제 8도 (d) 참조).
이와 같이하여, 반도체소자를 구성하는 결정의 입경이 0.2㎛ 이상 10㎛ 이하(구체적으로는 결정의 입경이 1.5㎛)의 반도체소자(구체적으로는 npn 형의 바이폴라트랜지스터)를 제작할 수 있다. 그리고, p형 불순물을 함유하는 반도체박막을 사용하여, pnp 형의 바이폴라트랜지스터를 제작할 수도 있다. 또, 한쪽의 반도체결정의 열에만 npn 형 또는 pnp형의 바이폴라트랜지스터를 제작할 수도 있다. 이와 같이하면, 반도체소자를 구성하는 결정중에는 결정입계가 존재하지 않는 반도체소자, 구체적으로는 바이폴라트랜지스터를 제작할 수 있다.
이상, 바람직한 실시예에 의거하여 본 발명을 설명하였으나, 본 발명은 이들 실시예에 한정되지 않는다. 본 발명의 반도체결정의 형성방법의 실시예에서 설명한 각종 조건은 예시이며, 적절히 변결할 수 있다. 반도체소자의 구조도 실시예에 한정되는 것은 아니며, 적절히 변결할 수 있다. 에너지는 단시간 반도체박막에 펄스로 조사(照射)해도, 조사위치를 변경시키면서 연속적으로 조사해도 된다.
에지부분을 가진 반도체박막의 평면형상은 4개의 에지부분을 가진 4각형 또는 정방형, 대향하는 2개의 에지부분을 가진 대형(帶形)의 형상, 하나의 에지부분을 가진 面形)의 형상 등, 반도체소자 등에 요구되는 특성 등에 따라 각종 형상으로 할 수 잇다.
예를 들면, 반도체박막의 평면형상을 대형의 형상으로 한 경우, 반도체결정의 모식적인 일부단면도를 제 9도(a)에, 일부확대평면도를 제 9도(b)에 도시한다. 또, 반도체박막의 평면형상을 하나의 에지부분을 가진 면형의 형상으로 한 경우, 형성된 반도체결정의 모식적인 일부단면도를 제 9(c)에, 일부확대평면도를 제 9도(d)에 도시한다. 제 9도중 (12A)는 에너지조사 후에도 결정화되지 않았던 부분 또는 에너지가 조사되지 않았던 부분이다. 반도체박막의 에지부분은 직선형에 한정되지 않는다.
본 발명의 제 1 및 제 2의 양태에 관한 반도체결정의 형성방법에 의하면, 0.2㎛ 이상의 입경을 가진 큰 반도체결정을 간단한 공정으로, 더욱이 기체나 반도체박막에 복잡한 가공을 행하지 않고 얻을 수 있다. 또, 얻어진 반도체결정의 크기의 불균일이 작고, 반도체소자의 제작에 적합한 반도체결정을 얻을 수 있다. 또한, 에너지를 단시간 조사할 뿐이므로, 내열성이 없는 기체에 반도체결정을 형성할 수 있다.
또한, 본 발명의 제 2의 양태에 관한 반도체결정의 형성방법에 의하면, 반사막이 반도체박막상에 형성되어 있으며, 반사막으로 피복된 반도체박막의 부분이 결정핵의 발생부분으로 되므로, 결정핵의 발생 위치를 정확하게 제어하는 것이 가능하게 된다. 더욱이, 에지방향에 직각의 방향 및 에지부분과 평행의 방향에 있어서의 결정성장을 제어 할 수 있다. 이로써, 대입경을 가지며, 더욱이 입경분포가 균일한 반도체결정막을 형성할 수 있다.
본 발명의 제 1의 양태에 관한 반도체소자에 있어서는, 반도체소자를 구성하는 결정중에 결정입계가 존재하지 않으므로, 반도체장치는 우수한 특성을 갖는다. 또, 본 발명의 제 2의 양태에 관한 반도체 소자에 있어서는, 반도체소자를 구성하는 결정의 입경이 크므로, 단결정실리콘기판으로 제작된 반도체소자와 같은 특성을 가질 수 있다.

Claims (7)

  1. (가) 기체(基體 )상에 기체와 다른 재료로 이루어지고 또한 에지부분을 가진 반도체박막을 형성하는 공정과,
    (나) 에지부분을 포함하는 반도체박막에 에너지를 단시간 조사(照射)하여, 이 에지부분을 포함하는 반도체박막을 완전히 용융시킨 후, 고화시켜 결정화하는 공정으로 이루어지는 것을 특징으로 하는 반도체결정의 형성방법
  2. 제 1항에 있어서, 상기 반도체박막의 두께는 3nm 내지 10㎛ 인 것을 특징으로 하는 반도체결정의 형성방법.
  3. (가) 기체상에 기체와 다른 재료로 이루어지고 또한 에지부분을 가진 반도체박막을 형성하는 공정과,
    (나) 이 반도체박막상의 일부에 에너지를 반사하는 반사막을 형성하는 공정과,
    (다) 에지부분을 포함하는 반도체박막에 에너지를 단시간 조사하여, 이 반사막에 의해 피복된 반도체박막의 부분을 완전히는 용융시키고 않고 또한 이 에지부분을 포함하는 반사막에 의해 피복되어 있지 않은 반도체박막의 부분을 용융시킨 후, 고화시켜 결정화하는 공정으로 이루어지는 것을 특징으로 하는 반도체결정의 형성방법.
  4. 제 3항에 있어서, 상기 반도체박막의 두께는 3nm 내지 10㎛ 이며, 상기 반사막의 최대치수는 10nm 내비 10㎛ 이며, 이 반사막의 융점은 반도체박막의 융점보다 높은 것을 특징으로 하는 반도체결정의 형성방법.
  5. 제 3항에 있어서, 상기 반도체박막의 두께는 3nm 내지 10㎛ 이며, 상기 반사막은 제 1의 박막 및 그 위에 형성된 제 2의 박막으로 구성되어 있으며, 이 반사막의 최대길이는 10nm 내지 10㎛ 이며, 이 제 1의 박막의 융점은 밤도체박막의 융점보다 높은 것을 특징으로 하는 반도체결정의 형성방법.
  6. 제 1항 내지 제 5항중 어느 한항에 기재된 반도체결정의 형성방법에 의해 형성된 반도체결정으로 제작된 반도체소자로서, 이 반도체소자를 구성하는 결정중에는 결정입계(結晶粒界)가 존재하지 않는 것을 특징으로 하는 반도체소자.
  7. 제 1항 내지 제 5항중 어느 한항에 기재된 반도체결정의 형성방법에 의해 형성된 반도체결정으로 제작된 반도체소자로서, 이 반도체소자를 구성하는 결정의 입경이 0.2㎛ 이상 10㎛ 이하인 것을 특징으로 하는 반도체소자.
KR1019930011301A 1992-06-23 1993-06-21 반도체결정의 형성방법 및 반도체소자 KR100250182B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP92-187,373 1992-06-23
JP18737392 1992-06-23
JP93-86,835 1993-03-23
JP08683593A JP3321890B2 (ja) 1992-06-23 1993-03-23 半導体結晶の形成方法及び半導体素子

Publications (2)

Publication Number Publication Date
KR940006187A KR940006187A (ko) 1994-03-23
KR100250182B1 true KR100250182B1 (ko) 2000-05-01

Family

ID=26427917

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930011301A KR100250182B1 (ko) 1992-06-23 1993-06-21 반도체결정의 형성방법 및 반도체소자

Country Status (6)

Country Link
US (1) US5431126A (ko)
EP (1) EP0575965B1 (ko)
JP (1) JP3321890B2 (ko)
KR (1) KR100250182B1 (ko)
DE (1) DE69330583T2 (ko)
TW (1) TW282576B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976959A (en) * 1997-05-01 1999-11-02 Industrial Technology Research Institute Method for forming large area or selective area SOI
JP4836333B2 (ja) * 2000-01-28 2011-12-14 株式会社半導体エネルギー研究所 半導体装置
US6642085B1 (en) 2000-11-03 2003-11-04 The Regents Of The University Of California Thin film transistors on plastic substrates with reflective coatings for radiation protection
JP2004207691A (ja) * 2002-12-11 2004-07-22 Sharp Corp 半導体薄膜の製造方法、その製造方法により得られる半導体薄膜、その半導体薄膜を用いる半導体素子および半導体薄膜の製造装置
US7402445B2 (en) * 2005-05-16 2008-07-22 Wayne State University Method of forming micro-structures and nano-structures
US20090218732A1 (en) * 2008-02-29 2009-09-03 David Cron System and method for edge heating of stretch film
JP5669439B2 (ja) * 2010-05-21 2015-02-12 株式会社半導体エネルギー研究所 半導体基板の作製方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4262411A (en) * 1977-09-08 1981-04-21 Photon Power, Inc. Method of making a solar cell array
DE2831819A1 (de) * 1978-07-19 1980-01-31 Siemens Ag Verfahren zum abscheiden von silicium in feinkristalliner form
US4388145A (en) * 1981-10-29 1983-06-14 Xerox Corporation Laser annealing for growth of single crystal semiconductor areas
JPS61108121A (ja) * 1984-11-01 1986-05-26 Sharp Corp 半導体装置の製造方法
US4751193A (en) * 1986-10-09 1988-06-14 Q-Dot, Inc. Method of making SOI recrystallized layers by short spatially uniform light pulses
US4897366A (en) * 1989-01-18 1990-01-30 Harris Corporation Method of making silicon-on-insulator islands
US5256562A (en) * 1990-12-31 1993-10-26 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
JP3213338B2 (ja) * 1991-05-15 2001-10-02 株式会社リコー 薄膜半導体装置の製法

Also Published As

Publication number Publication date
DE69330583D1 (de) 2001-09-20
JP3321890B2 (ja) 2002-09-09
DE69330583T2 (de) 2002-06-13
EP0575965A2 (en) 1993-12-29
US5431126A (en) 1995-07-11
JPH06168876A (ja) 1994-06-14
KR940006187A (ko) 1994-03-23
TW282576B (ko) 1996-08-01
EP0575965B1 (en) 2001-08-16
EP0575965A3 (en) 1997-10-08

Similar Documents

Publication Publication Date Title
US6326286B1 (en) Method for crystallizing amorphous silicon layer
JP4211967B2 (ja) マスクを利用したシリコンの結晶化方法
KR100510934B1 (ko) 박막 트랜지스터 및 그 제조 방법
EP0036137A1 (en) Method for production of semiconductor devices
US20010001745A1 (en) Crystallization processing of semiconductor film regions on a substrate, and devices made therewith
JP4637410B2 (ja) 半導体基板の製造方法及び半導体装置
JPS59195871A (ja) Ｍｏｓ電界効果トランジスタの製造方法
JPH06177034A (ja) 半導体単結晶の成長方法
US6172380B1 (en) Semiconductor material
US20040137671A1 (en) Method of crystallizing amorphous silicon for use in thin film transistor
KR100792323B1 (ko) 박막 반도체장치 및 그 제조방법
US7189665B2 (en) Manufacturing method for crystalline semiconductor material and manufacturing method for semiconductor device
KR100250182B1 (ko) 반도체결정의 형성방법 및 반도체소자
JP4203141B2 (ja) 非晶質シリコン層の結晶化方法及びこれを使用する薄膜トランジスターの製造方法
KR100660814B1 (ko) 박막트랜지스터의 반도체층 형성방법
US20020115246A1 (en) Method for crystallizing silicon film and thin film transistor and fabricating method using the same
JP3221251B2 (ja) 非晶質シリコンの結晶化方法および薄膜トランジスタの製造方法
JPH10150200A (ja) 薄膜トランジスタおよびその製造方法
JP4289816B2 (ja) 半導体装置及びその製造方法
JPH0442358B2 (ko)
JP3291845B2 (ja) 結晶成長方法およびｍｏｓトランジスタのチャネル形成方法
JP2003309068A (ja) 半導体膜の形成方法および半導体膜、並びに半導体装置の製造方法および半導体装置
JPH01147826A (ja) 多層半導体基板の製造方法
JPH0410212B2 (ko)
JPS61125169A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041222

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee