JPS60152066A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPS60152066A JPS60152066A JP59007878A JP787884A JPS60152066A JP S60152066 A JPS60152066 A JP S60152066A JP 59007878 A JP59007878 A JP 59007878A JP 787884 A JP787884 A JP 787884A JP S60152066 A JPS60152066 A JP S60152066A
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- 230000005669 field effect Effects 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 239000013078 crystal Substances 0.000 abstract description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- WTBFLCSPLLEDEM-JIDRGYQWSA-N 1,2-dioleoyl-sn-glycero-3-phospho-L-serine Chemical compound CCCCCCCC\C=C/CCCCCCCC(=O)OC[C@H](COP(O)(=O)OC[C@H](N)C(O)=O)OC(=O)CCCCCCC\C=C/CCCCCCCC WTBFLCSPLLEDEM-JIDRGYQWSA-N 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010409 thin film Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 101100366935 Caenorhabditis elegans sto-2 gene Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- DWSWCPPGLRSPIT-UHFFFAOYSA-N benzo[c][2,1]benzoxaphosphinin-6-ium 6-oxide Chemical compound C1=CC=C2[P+](=O)OC3=CC=CC=C3C2=C1 DWSWCPPGLRSPIT-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電界効果型トランジスタに関し、特に多層５Ｏ
Ｉ（シリコン・オン・インシュレータ）構造の半導体装
置を構成するのに用いて最適な電界効果型トランジスタ
に関する。
Ｉ（シリコン・オン・インシュレータ）構造の半導体装
置を構成するのに用いて最適な電界効果型トランジスタ
に関する。
背景技術とその問題点
近年、半導体集積回路においては、微細加工技術の進歩
によりサブミクロン加工が可能となったこと、各種の素
子分離技術の進歩により素子の微細分離が可能となった
こと、多層配線技術が進歩したこと等により素子の高密
度化が一層進展しているが、集積密度は次第に限界に近
づきつつあると考えられる。
によりサブミクロン加工が可能となったこと、各種の素
子分離技術の進歩により素子の微細分離が可能となった
こと、多層配線技術が進歩したこと等により素子の高密
度化が一層進展しているが、集積密度は次第に限界に近
づきつつあると考えられる。
上述の集積密度の限界を越えるために、従来半導体基板
表面に２次元的（平面的）に配置されている素子を縦方
向に何層も積層して素子を３次元的に配置することによ
り、集積密度を増大させる試みが近年活発化し斗いる。
表面に２次元的（平面的）に配置されている素子を縦方
向に何層も積層して素子を３次元的に配置することによ
り、集積密度を増大させる試みが近年活発化し斗いる。
しかしながら、現在の技術レベルで実現可能な３次元構
造の半導体装置は未だ殆ど提案されていないのが現状で
ある。
造の半導体装置は未だ殆ど提案されていないのが現状で
ある。
発明の目的
本発明は、上述の問題にかんがみ、３次元構造の半導体
装置を構成することのできる電界効果型トランジスタを
提供することを目的とする。
装置を構成することのできる電界効果型トランジスタを
提供することを目的とする。
発明の概要
本発明に係る電界効果型トランジスタは、半導体基板と
、この半導体基板の少なくとも一部が表面に露出するよ
うに上記半導体基板表面に選択的に設けられている絶縁
層と、上記露出している部分の上記半導体基板上に形成
されかつ上記絶縁層上に延在する再結晶層と、この再結
晶層上に設けられているゲート絶縁層及びこのゲート絶
縁層上ζこ設けられているゲート電極と、上記再結晶層
内にそれぞれ設けられているソース領域及びドレイン領
域とをそれぞれ具備している。このため、このように構
成された電界効果型トランジスタを多層に積層すること
により、６次元樗造で素子の集積密度の高い半導体装置
を構成することができる。
、この半導体基板の少なくとも一部が表面に露出するよ
うに上記半導体基板表面に選択的に設けられている絶縁
層と、上記露出している部分の上記半導体基板上に形成
されかつ上記絶縁層上に延在する再結晶層と、この再結
晶層上に設けられているゲート絶縁層及びこのゲート絶
縁層上ζこ設けられているゲート電極と、上記再結晶層
内にそれぞれ設けられているソース領域及びドレイン領
域とをそれぞれ具備している。このため、このように構
成された電界効果型トランジスタを多層に積層すること
により、６次元樗造で素子の集積密度の高い半導体装置
を構成することができる。
実施例
以下本発明に係る電界効果型トランジスタを相補型ＭＯ
８ＦＥＴ（以下ＣＭＯ８と称する）に適用した一実施例
につき図面を参照しながら説明する。
８ＦＥＴ（以下ＣＭＯ８と称する）に適用した一実施例
につき図面を参照しながら説明する。
まず第１Ａ図に示すように、ｎ凰シリコン基板１の表面
を公知のＬＯＣＯ８法により部分的に熱酸化してＳ １
０２ 層２を形成する。
を公知のＬＯＣＯ８法により部分的に熱酸化してＳ １
０２ 層２を形成する。
次に第１Ｂ図に示すように、５ｔＯ２層２及びこの５ｉ
ｏ２ 層２の間に露出しているｎ型シリコン基板１の表
面１ａ上にＣＶＤ法により多結晶シリコン層４を被着形
成した後、この多結晶シリコン層４をＬＯＣＯ８法によ
り部分的に熱酸化してＳｌＯ□層５を形成する。
ｏ２ 層２の間に露出しているｎ型シリコン基板１の表
面１ａ上にＣＶＤ法により多結晶シリコン層４を被着形
成した後、この多結晶シリコン層４をＬＯＣＯ８法によ
り部分的に熱酸化してＳｌＯ□層５を形成する。
次に多結晶シリ；ン層４にＹＡＧレーザによるパルス状
のレーザビーム（波長１．０６μｆｆ１）７ヲ照射する
ことによりこの多結晶シリコン層４を加熱して溶融させ
る。このようにして溶融した多結晶シリ；ン層４は、ｎ
型シリコン基板１の表面１ａ上にエピタキシャル成長す
る。即ち、多結晶シリコン層４はｎ型シリコン基板１の
表面１ａを種結晶として再結晶し、この結果、第１Ｃ図
に示すようにｎ型シリコン基板１と同一の結晶面方位を
有しかつ５ｉｏ２ 層２上に延在する第１の単結晶シリ
コン層８が形成される。なお上述のような単結晶成長法
は、ラテラル・シーディング・エピタキシャル法と称さ
れている。
のレーザビーム（波長１．０６μｆｆ１）７ヲ照射する
ことによりこの多結晶シリコン層４を加熱して溶融させ
る。このようにして溶融した多結晶シリ；ン層４は、ｎ
型シリコン基板１の表面１ａ上にエピタキシャル成長す
る。即ち、多結晶シリコン層４はｎ型シリコン基板１の
表面１ａを種結晶として再結晶し、この結果、第１Ｃ図
に示すようにｎ型シリコン基板１と同一の結晶面方位を
有しかつ５ｉｏ２ 層２上に延在する第１の単結晶シリ
コン層８が形成される。なお上述のような単結晶成長法
は、ラテラル・シーディング・エピタキシャル法と称さ
れている。
次に上述のようにして形成された第１の単結晶シリコン
層８０表面に例えばホウ素等のｐ型不純物をイオン注入
する。なおイオン注入条件は後述のｐチャネルＭＯ８Ｆ
ＥＴ（以下ｐ−ＭＯ８と称する）のしきい値電圧ｖＴが
所定値になるように選択する。
層８０表面に例えばホウ素等のｐ型不純物をイオン注入
する。なおイオン注入条件は後述のｐチャネルＭＯ８Ｆ
ＥＴ（以下ｐ−ＭＯ８と称する）のしきい値電圧ｖＴが
所定値になるように選択する。
次に第１の単結晶シリコン層８及び５１０２ 層５上に
熱酸化法により所定膜厚の５ｉｏ２層を形成し、さらに
この５ｔＯ２層上にＣＶＤ法によりＤＯＰＯ８層（不純
物をドープした多結晶シリコン層）を形成した後、これ
らのＤＯＰＯ８層及びＳｉＯ□層の所定部分を順次エツ
チング除去して、第１Ｄ図に示スヨウニ５１０２から成
るゲート絶縁層９及びＤｏｐｏｓから成るゲート電極１
０をそれぞれ形成する。次にＣＶＤ法により全面にＢＳ
Ｇ層１１及びｓ ｉｏ２層１２を順次被着形成した後、
これらのＳ ｔＯ２層１２及びＢＳＧ層１１の所定部分
をエツチング除去して第１Ｄ図に示すように開口１３を
形成する。
熱酸化法により所定膜厚の５ｉｏ２層を形成し、さらに
この５ｔＯ２層上にＣＶＤ法によりＤＯＰＯ８層（不純
物をドープした多結晶シリコン層）を形成した後、これ
らのＤＯＰＯ８層及びＳｉＯ□層の所定部分を順次エツ
チング除去して、第１Ｄ図に示スヨウニ５１０２から成
るゲート絶縁層９及びＤｏｐｏｓから成るゲート電極１
０をそれぞれ形成する。次にＣＶＤ法により全面にＢＳ
Ｇ層１１及びｓ ｉｏ２層１２を順次被着形成した後、
これらのＳ ｔＯ２層１２及びＢＳＧ層１１の所定部分
をエツチング除去して第１Ｄ図に示すように開口１３を
形成する。
次に例えば１０００℃程度の高温で熱処理を行ってＢＳ
Ｇ層１層中１中まれていタホウ素を第１の単結晶シリコ
ン層８中に拡散させることにより、第１Ｅ図に示すよう
にｐ十層から成るソース領域１４及びドレイン領域１５
をそれぞれ形成する。このようにして、ゲート電極１０
、ゲート絶縁層９、ソース領域１４及びドレイン領域１
５から成るｐ−ＭＯＳｉ２が形成される。なおｐ−ハ（
Ｏ３１６の動作時においてはソース領域１４とドレイン
領域１５との間のチャネル部８＆にチャネルが形成され
てこのチャネル部８ａがｐ−ＭＯＳｉ２の活性層を構成
する。
Ｇ層１層中１中まれていタホウ素を第１の単結晶シリコ
ン層８中に拡散させることにより、第１Ｅ図に示すよう
にｐ十層から成るソース領域１４及びドレイン領域１５
をそれぞれ形成する。このようにして、ゲート電極１０
、ゲート絶縁層９、ソース領域１４及びドレイン領域１
５から成るｐ−ＭＯＳｉ２が形成される。なおｐ−ハ（
Ｏ３１６の動作時においてはソース領域１４とドレイン
領域１５との間のチャネル部８＆にチャネルが形成され
てこのチャネル部８ａがｐ−ＭＯＳｉ２の活性層を構成
する。
次に第１Ｆ図に示すように、５ｉｏ２層１２及び開口１
５に露出している第１の単結晶シリコン層８の表面８ｂ
上にＣＶＤ法により多結晶シリコン層１７を被着形成し
、次にこの多結晶シリコン層１７の所定部分をエツチン
グ除去する。次に第１Ｂ図に関連して述べたと同様のＬ
ＯＣＯ８法により上記多結晶シリコン層１７を部分的に
熱酸化して ｓｉｏ□層１８層形８する。
５に露出している第１の単結晶シリコン層８の表面８ｂ
上にＣＶＤ法により多結晶シリコン層１７を被着形成し
、次にこの多結晶シリコン層１７の所定部分をエツチン
グ除去する。次に第１Ｂ図に関連して述べたと同様のＬ
ＯＣＯ８法により上記多結晶シリコン層１７を部分的に
熱酸化して ｓｉｏ□層１８層形８する。
次に第１Ｂ図に関連して述べたと同様に多結晶シリコン
層１７にＹＡＧレーザによる）くルス状のレーザビーム
７を照射することによりこの多結晶シリコン層１７を加
熱溶融させ、溶融した多結晶シリコン層１７を開口１３
に露出している第１の単結晶シリコン層８の表面８ｂを
種結晶として再結晶させる。この結果、第１Ｇ図に示す
ように第１の単結晶シリコン層８と同一の結晶面方位、
従ってｎ型シリコン基板１と同一の結晶面方位を有しか
つ５ＩＯ２層１８上に延在する第２の単結晶シリコン層
１９が形成される。
層１７にＹＡＧレーザによる）くルス状のレーザビーム
７を照射することによりこの多結晶シリコン層１７を加
熱溶融させ、溶融した多結晶シリコン層１７を開口１３
に露出している第１の単結晶シリコン層８の表面８ｂを
種結晶として再結晶させる。この結果、第１Ｇ図に示す
ように第１の単結晶シリコン層８と同一の結晶面方位、
従ってｎ型シリコン基板１と同一の結晶面方位を有しか
つ５ＩＯ２層１８上に延在する第２の単結晶シリコン層
１９が形成される。
次に第２の単結晶シリコン層１９の表面に例えばリン等
のｎ型不純物をイオン注入する。なおイオン注入条件は
後述のｈチャネルＭＯ８ＦＥＴ（以下ｎ−ＭＯ８と称す
る）のしきい値電圧ｖＴが所定値になるように選択する
。
のｎ型不純物をイオン注入する。なおイオン注入条件は
後述のｈチャネルＭＯ８ＦＥＴ（以下ｎ−ＭＯ８と称す
る）のしきい値電圧ｖＴが所定値になるように選択する
。
次に第２の単結晶シリコン層１９及び５ｔＯ２層１８上
に熱酸化法により所定膜厚の５１０２層を形成し、さら
にこの ５ｉｏ２層上にＣＶＤ法正こよりＤｏｐｏｓ層
を形成した後、これらのＤＯＰＯ８層及び Ｓ ｔｏ３
層の所定部分を順次エツチング除去して、第１Ｈ図に示
すように ８１０□から成るゲート絶縁層２０及びＤＯ
ＰＯ３から成るゲート電極２１をそれぞれ形成する。次
にＣＶＤ法により全面にＰ２Ｏ層を被着形成した後、所
定部分をエツチング除去して所定形状のＰＳＧ層２２を
形成する。
に熱酸化法により所定膜厚の５１０２層を形成し、さら
にこの ５ｉｏ２層上にＣＶＤ法正こよりＤｏｐｏｓ層
を形成した後、これらのＤＯＰＯ８層及び Ｓ ｔｏ３
層の所定部分を順次エツチング除去して、第１Ｈ図に示
すように ８１０□から成るゲート絶縁層２０及びＤＯ
ＰＯ３から成るゲート電極２１をそれぞれ形成する。次
にＣＶＤ法により全面にＰ２Ｏ層を被着形成した後、所
定部分をエツチング除去して所定形状のＰＳＧ層２２を
形成する。
次ｌこ例えば１０００層程度の高温で熱処理を行ってＰ
ＳＧ層２層中２中まれているリンを第２の単結晶シリコ
ン層１９中に拡散させることにより、第１工図に示すよ
うにｎ十層から成るソース領域２６及びドレイン領域２
４をそれぞれ形成する。このようｌこして、ゲート電極
２１、ゲート絶縁層２０、ソース領域２３及びドレイン
領域２４から成るｎ−ＭＯＳ２５が形成される。なおｎ
−ＭＯＳ２５の動作時においてはソース領域２３とドレ
イン領域２４との間のチャネル部１９ａにチャネルが形
成されてこのチャネル部１９ａがｎ−ＭＯＳ２５の活性
層を構成する。
ＳＧ層２層中２中まれているリンを第２の単結晶シリコ
ン層１９中に拡散させることにより、第１工図に示すよ
うにｎ十層から成るソース領域２６及びドレイン領域２
４をそれぞれ形成する。このようｌこして、ゲート電極
２１、ゲート絶縁層２０、ソース領域２３及びドレイン
領域２４から成るｎ−ＭＯＳ２５が形成される。なおｎ
−ＭＯＳ２５の動作時においてはソース領域２３とドレ
イン領域２４との間のチャネル部１９ａにチャネルが形
成されてこのチャネル部１９ａがｎ−ＭＯＳ２５の活性
層を構成する。
次に第１Ｊ図に示すように、スパッタリング法により全
面にＭＯ薄膜２６を被着形成後、開口１３に対応する部
分のＭＯ薄膜２６＆ｌこ既述のＹＡＧレーザによるパル
ス状のレーザビームを選択的に照射してこのＭ０薄膜２
６ａを加熱溶融させると共に、開口１６に対応する電極
形成部８ ｃ 、１９ｂ（第１■図参照）を例えば１０
００層程度の高温に加熱する。これにより Ｍ（ｌ薄膜
２６ ａと電極形成部８ｅ。
面にＭＯ薄膜２６を被着形成後、開口１３に対応する部
分のＭＯ薄膜２６＆ｌこ既述のＹＡＧレーザによるパル
ス状のレーザビームを選択的に照射してこのＭ０薄膜２
６ａを加熱溶融させると共に、開口１６に対応する電極
形成部８ ｃ 、１９ｂ（第１■図参照）を例えば１０
００層程度の高温に加熱する。これにより Ｍ（ｌ薄膜
２６ ａと電極形成部８ｅ。
１９ｂとが合金化し、電極形成部８ｅ、１９ｂに低抵抗
のＭｏＳ １２層２７が形成される。この後、Ｍρ薄膜
２６をエツチング除去する。このようにして、Ｐ−ＭＯ
Ｓ１６のソース領域１４とＩｎ−ＭＯＳ２５のソース領
域２６とが電気的に接続され、ｐ−ＭＯＳ１６とｎ−Ｍ
ＯＳ２５とから成る０ＭＯ８が完成される。
のＭｏＳ １２層２７が形成される。この後、Ｍρ薄膜
２６をエツチング除去する。このようにして、Ｐ−ＭＯ
Ｓ１６のソース領域１４とＩｎ−ＭＯＳ２５のソース領
域２６とが電気的に接続され、ｐ−ＭＯＳ１６とｎ−Ｍ
ＯＳ２５とから成る０ＭＯ８が完成される。
上述の実施例によれば、ｐ−ＭＯＳ１６の上にｎ−ＭＯ
Ｓ２５を積層しているので、０ＭＯ８を６次元構造とす
ることができる。このため、従来のように半導体基板に
Ｐ−ＭＯ８とｎ−ＭＯ８とを互いに隣接して平面的に形
成する場合に比べてＣＭＯ８１個当たりの占有面積が小
さくなり、従って０ＭＯ８を高密度に形成することがで
きる。
Ｓ２５を積層しているので、０ＭＯ８を６次元構造とす
ることができる。このため、従来のように半導体基板に
Ｐ−ＭＯ８とｎ−ＭＯ８とを互いに隣接して平面的に形
成する場合に比べてＣＭＯ８１個当たりの占有面積が小
さくなり、従って０ＭＯ８を高密度に形成することがで
きる。
また、従来の平面構造の０ＭＯ８を形成する陽春１ｒｌ
＋ 通常ガ荊η１１コツ糞諧の裏面ｌｒすずＤウェルを
形成し、このｐウェル中にｎ−ＭＯ８を形成すると共に
、ｐウェルに隣接する部分のｎ型シリコン基板中に直接
ｐ−ＭＯ８を形成しているので、ｎ−ＭＯ８のソース領
域及びドレイン領域（共にｎ型）、ｐウェル及びｎ型シ
リコン基板で形成されるｎｐｎ’ｆ；１１造により生ず
るいわゆるランチアップの問題があるのに対して、上述
の実施例においてはｐウェルを形成する必要がないので
ランチアップの問題が全くない。
＋ 通常ガ荊η１１コツ糞諧の裏面ｌｒすずＤウェルを
形成し、このｐウェル中にｎ−ＭＯ８を形成すると共に
、ｐウェルに隣接する部分のｎ型シリコン基板中に直接
ｐ−ＭＯ８を形成しているので、ｎ−ＭＯ８のソース領
域及びドレイン領域（共にｎ型）、ｐウェル及びｎ型シ
リコン基板で形成されるｎｐｎ’ｆ；１１造により生ず
るいわゆるランチアップの問題があるのに対して、上述
の実施例においてはｐウェルを形成する必要がないので
ランチアップの問題が全くない。
また上述の実施例によれば、ｐ−ＭＯＳ１６及びｎ−Ｍ
ＯＳ２５のチャネル部（活性層）８ａ 。
ＯＳ２５のチャネル部（活性層）８ａ 。
１９ａをそれぞれエピタキシャル成長された結晶性が良
好な第１及び第２の単結晶シリコン層８，１９で構成し
ているので、ｐ−ＭＯＳ１６及びｎ−ＭＯＳ２５共に動
作速度が速く、従って０ＭＯ８の動作速度も速い。なお
上述の実施例においては、ｐ−ＭＯＳ１６の活性層を第
１の単結晶シリコン層８のうちのｎ型クリーン基板１の
表面１ａ（種結晶）の直上に形成された極めて結晶性が
良好な部分で構成しているので、Ｔ）−ＭＯＳ１６の動
作速度は特に速い。
好な第１及び第２の単結晶シリコン層８，１９で構成し
ているので、ｐ−ＭＯＳ１６及びｎ−ＭＯＳ２５共に動
作速度が速く、従って０ＭＯ８の動作速度も速い。なお
上述の実施例においては、ｐ−ＭＯＳ１６の活性層を第
１の単結晶シリコン層８のうちのｎ型クリーン基板１の
表面１ａ（種結晶）の直上に形成された極めて結晶性が
良好な部分で構成しているので、Ｔ）−ＭＯＳ１６の動
作速度は特に速い。
さらｔこ上述の実施例によれば、はぼ確立された従来の
技術を用いて容易に３次元構造の０ＭＯ８を構成するこ
とができるという利点もある。
技術を用いて容易に３次元構造の０ＭＯ８を構成するこ
とができるという利点もある。
なお上述の実施例においては、ＢＳＧ層１１に含まれて
いるホウ素を第１の単結晶シリコン層８中に拡散させる
ことによりソース領域１４及びドレイン領域１５を形成
し、またＰＳＧ層２２に含まれているリンを第２の単結
晶シリコン層１９中に拡散させることによりソース領域
２３及びドレイン領域２４を形成しているが、例えばイ
オン注入法を用いてソース領域１４．２３及びドレイン
領域１５．２４を形成してもよい。即ち、例えばｐ−Ｍ
Ｏ８１６について述べれば、第１Ｄ図に示す工程におい
てゲート電極１０及びゲート絶縁層９を形成した段階で
ホウ素等のｐ型不純物を第１の単結晶シリコン層８にイ
オン注入することζこよりソース領域１４及びドレイン
領域１５を形成してもよい。ｎ−ＭＯ８２５についても
同様である。
いるホウ素を第１の単結晶シリコン層８中に拡散させる
ことによりソース領域１４及びドレイン領域１５を形成
し、またＰＳＧ層２２に含まれているリンを第２の単結
晶シリコン層１９中に拡散させることによりソース領域
２３及びドレイン領域２４を形成しているが、例えばイ
オン注入法を用いてソース領域１４．２３及びドレイン
領域１５．２４を形成してもよい。即ち、例えばｐ−Ｍ
Ｏ８１６について述べれば、第１Ｄ図に示す工程におい
てゲート電極１０及びゲート絶縁層９を形成した段階で
ホウ素等のｐ型不純物を第１の単結晶シリコン層８にイ
オン注入することζこよりソース領域１４及びドレイン
領域１５を形成してもよい。ｎ−ＭＯ８２５についても
同様である。
また第１５図に示すＭｏ薄膜２６を形成する前に第１に
図に示す工程において開口１３を通じてＳＬ原子等を予
めイオン注入しておくことにより開口１６に対応する電
極形成部８ｂ、１９ｂを非晶質化させておいてもよい。
図に示す工程において開口１３を通じてＳＬ原子等を予
めイオン注入しておくことにより開口１６に対応する電
極形成部８ｂ、１９ｂを非晶質化させておいてもよい。
このようにすれば、レーザビームの吸収が良くなるとい
う利点がある。
う利点がある。
さらに上述の実施例においては、第１Ｂ図、第１Ｆ図及
び第１５図に示す工程において、多結晶シリコン層４．
１７またはＭｂ薄膜２６ａを加熱溶融するためにＹＡＧ
レーザによるパルス状のレーザビーム７（第１Ｊ図にお
いては図示せず）を用いているが、必要に応じて連続発
振のレーザビームを用いてもよいことは勿論、ＹＡＧレ
ーザ以外の他のレーザ、例えばＡｒレーザを用いてもよ
く、さらにレーザ以外の電子ビーム、イオンビーム等を
用いてもよい。
び第１５図に示す工程において、多結晶シリコン層４．
１７またはＭｂ薄膜２６ａを加熱溶融するためにＹＡＧ
レーザによるパルス状のレーザビーム７（第１Ｊ図にお
いては図示せず）を用いているが、必要に応じて連続発
振のレーザビームを用いてもよいことは勿論、ＹＡＧレ
ーザ以外の他のレーザ、例えばＡｒレーザを用いてもよ
く、さらにレーザ以外の電子ビーム、イオンビーム等を
用いてもよい。
なお上述の実施例においては、第１Ｊ図に示す工程にお
いてＭｏ薄膜２６を形成しているが、例えばＷ、 Ｍｏ
−Ｓｉ等の薄膜を形成してもよい。また上述の実施側
においては、半導体基板としてれ型シリコン基板１を用
いているが、必要に応じて他の半導体基板を用いること
ができる。
いてＭｏ薄膜２６を形成しているが、例えばＷ、 Ｍｏ
−Ｓｉ等の薄膜を形成してもよい。また上述の実施側
においては、半導体基板としてれ型シリコン基板１を用
いているが、必要に応じて他の半導体基板を用いること
ができる。
応用例
上述の実施例においては、本発明に係る電界効果型トラ
ンジスタを０ＭＯ８に適用した場合につき述べたが、他
の半導体装置にも本発明に係る電界効果型トランジスタ
を適用することができる。
ンジスタを０ＭＯ８に適用した場合につき述べたが、他
の半導体装置にも本発明に係る電界効果型トランジスタ
を適用することができる。
発明の効果
本発明に係る電界効果型トランジスターこよれば、この
電界効果型トランジスタを多層に積層すること化より、
３次元構造で素子の集積密度の高い半導体装置を構成す
ることができる。また再結晶層内にソース領域及びドレ
イン領域を設けているので、トランジスタの活性層を結
晶性が良好な再結晶層により構成することができ、従っ
て動作速度が速い電界効果型トランジスタを提供するこ
とができる。
電界効果型トランジスタを多層に積層すること化より、
３次元構造で素子の集積密度の高い半導体装置を構成す
ることができる。また再結晶層内にソース領域及びドレ
イン領域を設けているので、トランジスタの活性層を結
晶性が良好な再結晶層により構成することができ、従っ
て動作速度が速い電界効果型トランジスタを提供するこ
とができる。
第１Ａ図〜第１５図は本発明に係る電界効果型トランジ
スタを適用した６次元構造のＣｔＡ ＯＳの製造方法を
工程順にテす断面図である。 なお図面に用いた符号におｌ、）て、 １ ・ ｎ型シリコン基板（半導体基板）２ ・・ ・
５ｉ０２層（絶縁層） ７ ・・・・・・ レーザビーム ８ ・ ・・・・・・ 第１の単結晶シリコン層（再結
晶層）９．２０ ・、・・ゲート絶縁層 １０．２１ ・・・ゲート電極 １４．２３ ・・・・ソース領域 １５．２４ 、、、・ ドレイン領域 １６・・・・・・・・ ｐ−ＭＯ８ ２５・・・・・・・ ｎ −Ｍ ＯＳ １９ ・・・・・・ ・ 第２の単結晶シリコノ層（再
結晶層）である。 代理人 上屋 勝 常包芳勇
スタを適用した６次元構造のＣｔＡ ＯＳの製造方法を
工程順にテす断面図である。 なお図面に用いた符号におｌ、）て、 １ ・ ｎ型シリコン基板（半導体基板）２ ・・ ・
５ｉ０２層（絶縁層） ７ ・・・・・・ レーザビーム ８ ・ ・・・・・・ 第１の単結晶シリコン層（再結
晶層）９．２０ ・、・・ゲート絶縁層 １０．２１ ・・・ゲート電極 １４．２３ ・・・・ソース領域 １５．２４ 、、、・ ドレイン領域 １６・・・・・・・・ ｐ−ＭＯ８ ２５・・・・・・・ ｎ −Ｍ ＯＳ １９ ・・・・・・ ・ 第２の単結晶シリコノ層（再
結晶層）である。 代理人 上屋 勝 常包芳勇
Claims (1)
- 半導体基板と、この半導体基板の少なくとも一部が表面
に露出するように上記半導体基板表面に選択的に設けら
れている絶縁層と、上記露出している部分の上記半導体
基板上に形成されかつ上記絶縁層上に延在する再結晶層
と、この再結晶層上に設けられているゲート絶縁層及び
このゲート絶縁層上１こ設けられているゲート電極と、
上記再結晶層内にそれぞれ設けられているソース領域及
びドレイン領域とをそれぞれ具備することを特徴とする
電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007878A JPS60152066A (ja) | 1984-01-19 | 1984-01-19 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007878A JPS60152066A (ja) | 1984-01-19 | 1984-01-19 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60152066A true JPS60152066A (ja) | 1985-08-10 |
Family
ID=11677863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59007878A Pending JPS60152066A (ja) | 1984-01-19 | 1984-01-19 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60152066A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3700906A1 (de) * | 1986-01-14 | 1987-07-16 | Canon Kk | Verschluessler |
| US6242759B1 (en) | 1991-03-27 | 2001-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
-
1984
- 1984-01-19 JP JP59007878A patent/JPS60152066A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3700906A1 (de) * | 1986-01-14 | 1987-07-16 | Canon Kk | Verschluessler |
| US6242759B1 (en) | 1991-03-27 | 2001-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6337236B2 (en) | 1991-03-27 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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