JPH0325949B2 - - Google Patents
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- JPH0325949B2 JPH0325949B2 JP56204543A JP20454381A JPH0325949B2 JP H0325949 B2 JPH0325949 B2 JP H0325949B2 JP 56204543 A JP56204543 A JP 56204543A JP 20454381 A JP20454381 A JP 20454381A JP H0325949 B2 JPH0325949 B2 JP H0325949B2
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- 238000009792 diffusion process Methods 0.000 claims description 71
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 47
- 229910052710 silicon Inorganic materials 0.000 claims description 46
- 239000010703 silicon Substances 0.000 claims description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 27
- 239000005360 phosphosilicate glass Substances 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 9
- 238000001953 recrystallisation Methods 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 125000004437 phosphorous atom Chemical group 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 172
- 108091006146 Channels Proteins 0.000 description 60
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 22
- 239000002184 metal Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 21
- 239000002131 composite material Substances 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 12
- 239000000377 silicon dioxide Substances 0.000 description 11
- 235000012239 silicon dioxide Nutrition 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000005224 laser annealing Methods 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000002789 length control Methods 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000004093 laser heating Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- HFFLGKNGCAIQMO-UHFFFAOYSA-N trichloroacetaldehyde Chemical compound ClC(Cl)(Cl)C=O HFFLGKNGCAIQMO-UHFFFAOYSA-N 0.000 description 1
- 238000004857 zone melting Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は半導体装置、より具体的に言えば、
MOSFET装置の構造及びその製造方法に関す
る。
MOSFET装置の構造及びその製造方法に関す
る。
Ｂ 従来の技術及び解決されるべき課題
１対の相補型IGFET（CMOS）を利用した
IGFETインバータ回路は、第１図に示されてい
るように、従来の技術に広く利用されて来た。第
１図に示したCMOSインバータ２は最小の正電
圧源３に接続されたＮチヤンネル・エンハンスメ
ント・モード・トランジスタ４′と、最大正電圧
源７に接続されたＰチヤンネル・エンハンスメン
ト・トランジスタ６′と、それらのトランジスタ
のドレインを共通に接続した出力端子５とを含ん
でいる。Ｐチヤンネル装置６′のゲート８′と、Ｎ
チヤンネル装置４′のゲート１０′とは共通に接続
され、且つ端子１２に入力信号を受取る。端子１
２の入力信号が低位にある時、Ｎチヤンネル・エ
ンハンスメント・モード装置４′はオフになり、
且つＰチヤンネル・エンハンスメント・モード装
置６′はオンになるので、端子５の出力は最大正
電圧源７の電位になる。入力端子１２の入力信号
が高電位になると、Ｎチヤンネル装置４′はオン
になり、Ｐチヤンネル装置６′はオフになるから、
出力端子５は最小電圧源３の電位になる。回路２
の中の１対の装置４′、または６′の何れか１つ
は、安定状態において、常にオフにあるから、こ
の型の回路はそのスイツチング過渡期間の間での
み電力を消費する。CMOS回路を形成するため
の従来の技術は、例えばＮ型基体のような特定の
導電性基体を選択し、この例におけるＰチヤンネ
ル装置に対しては、次に、Ｎ型基体の中にＰチヤ
ンネル装置のソース及びドレインとしてのＰ型ド
ープ領域を直接にデポジツトすることによつて、
第１のチヤンネル型装置を形成する。次に、他の
チヤンネル型装置、即ちＮチヤンネル装置を形成
するために、この例では、Ｎ型基体中のＮ型チヤ
ンネル装置に対して、Ｐ型の相対的に大きな島構
造を基体の中に形成した後、Ｐ型島領域の中にＮ
型導電性のソース領域及びドレイン領域とを形成
しなければならない。このような方法によつての
み、２つのチヤンネル型のFET装置を同じ導電
性型の半導体基体の中に形成することが出来た。
好ましい性質を持つCMOS回路をこのような技
術によつて製造することが出来るけれども、従来
の技術は明らかな弱点を持つている。即ち、半導
体基体中に形成される島構造は、島構造内に形成
される実際のFET装置よりも実質的に大きな面
積を占めることがその第１の弱点であり、そし
て、島構造は、半導体基体内の隣接した他の構造
と共に寄生バイポーラ・トランジスタを形成し
て、回路全体に好ましくない影響を与えることが
その第２の弱点である。通常のCMOS技術にお
けるＮチヤンネル及びＰチヤンネル装置の１対の
ゲート電極の配線は、半導体面上に大きな面積を
必要とする。
IGFETインバータ回路は、第１図に示されてい
るように、従来の技術に広く利用されて来た。第
１図に示したCMOSインバータ２は最小の正電
圧源３に接続されたＮチヤンネル・エンハンスメ
ント・モード・トランジスタ４′と、最大正電圧
源７に接続されたＰチヤンネル・エンハンスメン
ト・トランジスタ６′と、それらのトランジスタ
のドレインを共通に接続した出力端子５とを含ん
でいる。Ｐチヤンネル装置６′のゲート８′と、Ｎ
チヤンネル装置４′のゲート１０′とは共通に接続
され、且つ端子１２に入力信号を受取る。端子１
２の入力信号が低位にある時、Ｎチヤンネル・エ
ンハンスメント・モード装置４′はオフになり、
且つＰチヤンネル・エンハンスメント・モード装
置６′はオンになるので、端子５の出力は最大正
電圧源７の電位になる。入力端子１２の入力信号
が高電位になると、Ｎチヤンネル装置４′はオン
になり、Ｐチヤンネル装置６′はオフになるから、
出力端子５は最小電圧源３の電位になる。回路２
の中の１対の装置４′、または６′の何れか１つ
は、安定状態において、常にオフにあるから、こ
の型の回路はそのスイツチング過渡期間の間での
み電力を消費する。CMOS回路を形成するため
の従来の技術は、例えばＮ型基体のような特定の
導電性基体を選択し、この例におけるＰチヤンネ
ル装置に対しては、次に、Ｎ型基体の中にＰチヤ
ンネル装置のソース及びドレインとしてのＰ型ド
ープ領域を直接にデポジツトすることによつて、
第１のチヤンネル型装置を形成する。次に、他の
チヤンネル型装置、即ちＮチヤンネル装置を形成
するために、この例では、Ｎ型基体中のＮ型チヤ
ンネル装置に対して、Ｐ型の相対的に大きな島構
造を基体の中に形成した後、Ｐ型島領域の中にＮ
型導電性のソース領域及びドレイン領域とを形成
しなければならない。このような方法によつての
み、２つのチヤンネル型のFET装置を同じ導電
性型の半導体基体の中に形成することが出来た。
好ましい性質を持つCMOS回路をこのような技
術によつて製造することが出来るけれども、従来
の技術は明らかな弱点を持つている。即ち、半導
体基体中に形成される島構造は、島構造内に形成
される実際のFET装置よりも実質的に大きな面
積を占めることがその第１の弱点であり、そし
て、島構造は、半導体基体内の隣接した他の構造
と共に寄生バイポーラ・トランジスタを形成し
て、回路全体に好ましくない影響を与えることが
その第２の弱点である。通常のCMOS技術にお
けるＮチヤンネル及びＰチヤンネル装置の１対の
ゲート電極の配線は、半導体面上に大きな面積を
必要とする。
この問題を解決するための提案は、1973年２月
のIBM技術開示ブレテイン第15巻第９号の2856
頁乃至2857頁の「集積CMOS構造」と題するク
ローエル（K.E.Kroell）の文献によつて行われて
おり、そこでクローエルは共有されたゲート、重
ねられたCMOS構造を開示している。この刊行
物には、半導体基体上のスペースをただし１つの
MOSFET装置の面積だけしか必要としないよう
に、相互に重ねられた１対の反対の導電性型の
FETトランジスタが示されている。クローエル
はＮ型ソース及びドレイン領域を直接に基体中に
拡散することによつてＰ型シリコン基体の中に形
成されるＮ型チヤンネルFET装置を記載してい
る。クローエルは、ゲート酸化絶縁層でチヤンネ
ル領域を被つた後、温度抵抗金属（temperature
resistant metal）の金属層をデポジツトし、そ
して共通のゲート電極と、基体に既に形成されて
いるＮチヤンネル装置及びＮチヤンネル装置の上
に形成されるべきＰチヤンネル装置の両方のため
の残りのソース及びドレイン・コンタクトとの導
体パターンをエツチしている。クローラルは次に
拡散処理か、またはイオン・インプラテーシヨン
処理の何れかによつて上側のＰ型シリコン層にＰ
型のソース領域及びドレイン領域を形成し、これ
により、Ｎチヤンネル装置の上に積層され且つ共
通ゲート電極を共有しているＰチヤンネル装置を
形成している。
のIBM技術開示ブレテイン第15巻第９号の2856
頁乃至2857頁の「集積CMOS構造」と題するク
ローエル（K.E.Kroell）の文献によつて行われて
おり、そこでクローエルは共有されたゲート、重
ねられたCMOS構造を開示している。この刊行
物には、半導体基体上のスペースをただし１つの
MOSFET装置の面積だけしか必要としないよう
に、相互に重ねられた１対の反対の導電性型の
FETトランジスタが示されている。クローエル
はＮ型ソース及びドレイン領域を直接に基体中に
拡散することによつてＰ型シリコン基体の中に形
成されるＮ型チヤンネルFET装置を記載してい
る。クローエルは、ゲート酸化絶縁層でチヤンネ
ル領域を被つた後、温度抵抗金属（temperature
resistant metal）の金属層をデポジツトし、そ
して共通のゲート電極と、基体に既に形成されて
いるＮチヤンネル装置及びＮチヤンネル装置の上
に形成されるべきＰチヤンネル装置の両方のため
の残りのソース及びドレイン・コンタクトとの導
体パターンをエツチしている。クローラルは次に
拡散処理か、またはイオン・インプラテーシヨン
処理の何れかによつて上側のＰ型シリコン層にＰ
型のソース領域及びドレイン領域を形成し、これ
により、Ｎチヤンネル装置の上に積層され且つ共
通ゲート電極を共有しているＰチヤンネル装置を
形成している。
クローエルによつて開示された積層CMOS構
造は、実用化するに際して動作特性や、大規模集
積回路のレイアウトに対する従順性や、製造方法
等について問題がある。例えばクローエルによつ
て記載されたＮチヤンネル装置はそのゲートに関
して自己整置処理が出来ない。更に、クローエル
の文献に記載されたモリブデンのような耐火性金
属は腐食の問題を持つている。また、クローエル
のＰチヤンネル装置もそのゲートに関して自己整
置処理が出来ない。更に、Ｐチヤンネル装置のチ
ヤンネル長さを決定するのに必要な２つの整置ス
テツプがあるので、ホトリソグラフ処理の公差が
装置の最小の寸法を制限することになる。また、
クローエルの技術により形成された装置の配線性
は、開示された耐火性金属を使用する相互接続接
の単一層により制限を受ける。また、この技術に
より形成されたＰチヤンネル装置は、多結晶シリ
コンで作られるために、この文献で示唆されてい
るように正孔のモビリテイが悪くそして高い接合
漏洩特性を持つている。最後に、この技術はゲー
トの集積に関する製造上の問題がある。
造は、実用化するに際して動作特性や、大規模集
積回路のレイアウトに対する従順性や、製造方法
等について問題がある。例えばクローエルによつ
て記載されたＮチヤンネル装置はそのゲートに関
して自己整置処理が出来ない。更に、クローエル
の文献に記載されたモリブデンのような耐火性金
属は腐食の問題を持つている。また、クローエル
のＰチヤンネル装置もそのゲートに関して自己整
置処理が出来ない。更に、Ｐチヤンネル装置のチ
ヤンネル長さを決定するのに必要な２つの整置ス
テツプがあるので、ホトリソグラフ処理の公差が
装置の最小の寸法を制限することになる。また、
クローエルの技術により形成された装置の配線性
は、開示された耐火性金属を使用する相互接続接
の単一層により制限を受ける。また、この技術に
より形成されたＰチヤンネル装置は、多結晶シリ
コンで作られるために、この文献で示唆されてい
るように正孔のモビリテイが悪くそして高い接合
漏洩特性を持つている。最後に、この技術はゲー
トの集積に関する製造上の問題がある。
従つて、本発明の目的は、改良された積層
CMOS構造を提供することにある。
CMOS構造を提供することにある。
本発明の他の目的は、大規模集積回路のレイア
ウトに適応し易い積層CMOS構造を提供するこ
とにある。
ウトに適応し易い積層CMOS構造を提供するこ
とにある。
本発明の他の目的は、積層されたCMOS構造
及び大規模集積回路を組合せた製造方法を提供す
ることにある。
及び大規模集積回路を組合せた製造方法を提供す
ることにある。
本発明の他の目的は、積層CMOSの５端子の
装置構造を用いた回路を提供することにある。
装置構造を用いた回路を提供することにある。
本発明の他の目的は、電力消費が極めて少なく
しかも装置の密度及び性能がCMOS回路と同じ
か、またはそれ以上の回路を提供することにあ
る。
しかも装置の密度及び性能がCMOS回路と同じ
か、またはそれ以上の回路を提供することにあ
る。
本発明の他の目的は、２つの積層CMOS装置
を使つた小型で極めて低い電力のフリツプ・フロ
ツプ貯蔵セルを提供することにある。
を使つた小型で極めて低い電力のフリツプ・フロ
ツプ貯蔵セルを提供することにある。
Ｃ 課題を解決するための手段
本発明の方法は、構造的にCMOS構造に接続
された直列または並列接続のＰチヤンネル及びＮ
チヤンネルFET装置を製造する方法であり、実
施例の対象となる装置においては、別個の独立し
たFET装置がそれらのFET装置に挟まれた共通
のゲートを共有し、５端子のFET装置を形成し
ている。新しいデバイス構成及び相補型
MOSFET回路も開示されている。開示された方
法は、従来技術のCMOSトランジスタの主な欠
点、即ち半導体基体上に過大な面積を占有せず、
寄生効果を克服する装置及び回路を作る。本発明
の他の特徴は、Ｎチヤンネル及びＰチヤンネル装
置の両方が同じゲート電極に自己整置されること
を含んでいる。また、３つの異なつたレベルの配
線、即ちＮ＋多結晶シリコン・ゲート層、Ｐ型多
結晶シリコン・レーザ・アニール・シリコン
（LAS）層及びアルミニウム層の配線が可能であ
る。本発明の他の特徴はバルク（bulk）単結晶
シリコンで作られるＰチヤンネル装置のそれに匹
敵するＰチヤンネル装置のより良い移動度を含
む。相互に自己整置されたＰチヤンネル及びＮチ
ヤンネル装置はより少ないオーバーラツプ装置、
より良い幅対長さの制御、小さな面積の装置、Ｎ
＋拡散層とＰ＋レーザ・アニール・シリコン層と
の間の直接コンタクトを可能とする。更に、本発
明の工程順序は全ての多結晶シリコン領域をレー
ザ・アニール処理の間、基体と接触させることが
可能なので、これにより次にエツチング処理によ
つてウエハから分けられる多結晶シリコン層の一
層均一な再結晶化を保証することが出来る。要約
すると、結果の装置及び製造方法は従来の
CMOS技術を越えた顕著な改良を与える。
された直列または並列接続のＰチヤンネル及びＮ
チヤンネルFET装置を製造する方法であり、実
施例の対象となる装置においては、別個の独立し
たFET装置がそれらのFET装置に挟まれた共通
のゲートを共有し、５端子のFET装置を形成し
ている。新しいデバイス構成及び相補型
MOSFET回路も開示されている。開示された方
法は、従来技術のCMOSトランジスタの主な欠
点、即ち半導体基体上に過大な面積を占有せず、
寄生効果を克服する装置及び回路を作る。本発明
の他の特徴は、Ｎチヤンネル及びＰチヤンネル装
置の両方が同じゲート電極に自己整置されること
を含んでいる。また、３つの異なつたレベルの配
線、即ちＮ＋多結晶シリコン・ゲート層、Ｐ型多
結晶シリコン・レーザ・アニール・シリコン
（LAS）層及びアルミニウム層の配線が可能であ
る。本発明の他の特徴はバルク（bulk）単結晶
シリコンで作られるＰチヤンネル装置のそれに匹
敵するＰチヤンネル装置のより良い移動度を含
む。相互に自己整置されたＰチヤンネル及びＮチ
ヤンネル装置はより少ないオーバーラツプ装置、
より良い幅対長さの制御、小さな面積の装置、Ｎ
＋拡散層とＰ＋レーザ・アニール・シリコン層と
の間の直接コンタクトを可能とする。更に、本発
明の工程順序は全ての多結晶シリコン領域をレー
ザ・アニール処理の間、基体と接触させることが
可能なので、これにより次にエツチング処理によ
つてウエハから分けられる多結晶シリコン層の一
層均一な再結晶化を保証することが出来る。要約
すると、結果の装置及び製造方法は従来の
CMOS技術を越えた顕著な改良を与える。
Ｄ 実施例
積層CMOS装置構造の電気的な略図が第２図
に示され、そして装置構造の２つの例の断面図が
第３Ａ図及び第３Ｂ図に示されており同じ素子は
同じ参照数字が用いられている。
に示され、そして装置構造の２つの例の断面図が
第３Ａ図及び第３Ｂ図に示されており同じ素子は
同じ参照数字が用いられている。
第３Ａ図に示された例において、レーザ・アニ
ール・シリコン（LAS）層２５は１８において
Ｎ＋拡散層１７（ドレイン領域）と接触している
が、他方、第３Ｂ図に示された例の端部１８′は
例えばエツチング処理によつてＮ＋拡散層１７か
ら物理的に分離されている。第３Ａ図の構造は第
２図に略図的に示されたようなCMOSインバー
タ回路の構成に適用されている。第３Ｂ図は、Ｐ
チヤンネル装置６のソース及びドレインと、Ｎチ
ヤンネル装置のソース及びドレインと、Ｎ及びＰ
チヤンネル装置両方に共通なゲートとを有する第
１９図に略図的に示された一般的な５端子の
FET装置を示す。このような５端子FET装置に
おいて、基体のコンタクトはそれらの電位にフロ
ーテイングしておけるし、または代案として電源
に別個に接続することが出来るし、あるいは、他
の代案としてアルミニウム層からソースへのコン
タクトを経て対応するソース電極に接続すること
が出来る。これは本発明の説明が進むにつれて明
らかになる。
ール・シリコン（LAS）層２５は１８において
Ｎ＋拡散層１７（ドレイン領域）と接触している
が、他方、第３Ｂ図に示された例の端部１８′は
例えばエツチング処理によつてＮ＋拡散層１７か
ら物理的に分離されている。第３Ａ図の構造は第
２図に略図的に示されたようなCMOSインバー
タ回路の構成に適用されている。第３Ｂ図は、Ｐ
チヤンネル装置６のソース及びドレインと、Ｎチ
ヤンネル装置のソース及びドレインと、Ｎ及びＰ
チヤンネル装置両方に共通なゲートとを有する第
１９図に略図的に示された一般的な５端子の
FET装置を示す。このような５端子FET装置に
おいて、基体のコンタクトはそれらの電位にフロ
ーテイングしておけるし、または代案として電源
に別個に接続することが出来るし、あるいは、他
の代案としてアルミニウム層からソースへのコン
タクトを経て対応するソース電極に接続すること
が出来る。これは本発明の説明が進むにつれて明
らかになる。
Ｐ型導電性のシリコン半導体基体１９は端子１
１によつて負の基体電圧Vsubに接続されている。
Ｎ＋型不純物のソース拡散層１６（ソース領域）
は端子３によつて接地電位に接続されるか、また
は他の装置端子に接続され、そして、Ｎ＋型不純
物のドレイン拡散層１７は端子５によつて回路の
出力に接続されている。ソース領域１６及びドレ
イン領域１７の間の領域２７はＮチヤンネル
FET装置のチヤンネルを形成している。二酸化
シリコンの層２２が基体１９の表面上に形成さ
れ、そして多結晶シリコンの層１５がＮチヤンネ
ルFET装置４のゲート電極を形成するためにデ
ボジツトされる。第２の二酸化シリコン層２４が
多結晶シリコン・ゲート１５の上に形成され、そ
して次に全体として２５で示された多結晶シリコ
ンの第２の層が二酸化シリコン層２４の上にデボ
ジツトされるので、第１の端部１８は物理的に、
そして電気的にＮチヤンネルFET装置４のドレ
イン拡散層１７に接触する。後述される製造方法
によつて、多結晶シリコン層２５が単結晶シリコ
ン層に変換され、その端部１８はＰポジテイブに
ドープされ、そして端部１８から離れており且つ
中央部２０に近接した領域１４はＰ＋にドープさ
れる。シリコン層２５の中の領域１４及び１８
は、チヤンネル領域が中間のＮ−ドープ領域２０
によつて形成されているＰチヤンネルFET装置
６の夫々ソース及びドレインとして役立つ。ソー
ス１４からドレイン１８への導通はＰチヤンネル
FET装置６のゲート電極１５及びソース電極１
４の間の相対的に負の電位によつて行われる。レ
ーザでアニールされたシリコン層をアルミニウム
層から絶縁し、且つリセスされた酸化物と関連し
て装置用のフイールド・オキサイドを形成する二
酸化シリコン２６の上層を被着することによつ
て、この装置は完成される。
１によつて負の基体電圧Vsubに接続されている。
Ｎ＋型不純物のソース拡散層１６（ソース領域）
は端子３によつて接地電位に接続されるか、また
は他の装置端子に接続され、そして、Ｎ＋型不純
物のドレイン拡散層１７は端子５によつて回路の
出力に接続されている。ソース領域１６及びドレ
イン領域１７の間の領域２７はＮチヤンネル
FET装置のチヤンネルを形成している。二酸化
シリコンの層２２が基体１９の表面上に形成さ
れ、そして多結晶シリコンの層１５がＮチヤンネ
ルFET装置４のゲート電極を形成するためにデ
ボジツトされる。第２の二酸化シリコン層２４が
多結晶シリコン・ゲート１５の上に形成され、そ
して次に全体として２５で示された多結晶シリコ
ンの第２の層が二酸化シリコン層２４の上にデボ
ジツトされるので、第１の端部１８は物理的に、
そして電気的にＮチヤンネルFET装置４のドレ
イン拡散層１７に接触する。後述される製造方法
によつて、多結晶シリコン層２５が単結晶シリコ
ン層に変換され、その端部１８はＰポジテイブに
ドープされ、そして端部１８から離れており且つ
中央部２０に近接した領域１４はＰ＋にドープさ
れる。シリコン層２５の中の領域１４及び１８
は、チヤンネル領域が中間のＮ−ドープ領域２０
によつて形成されているＰチヤンネルFET装置
６の夫々ソース及びドレインとして役立つ。ソー
ス１４からドレイン１８への導通はＰチヤンネル
FET装置６のゲート電極１５及びソース電極１
４の間の相対的に負の電位によつて行われる。レ
ーザでアニールされたシリコン層をアルミニウム
層から絶縁し、且つリセスされた酸化物と関連し
て装置用のフイールド・オキサイドを形成する二
酸化シリコン２６の上層を被着することによつ
て、この装置は完成される。
Ｎチヤンネル・トランジスタ４は通常のシリコ
ン・ゲートＮチヤンネル構断を持つている。然し
ながら、Ｐチヤンネル・トランジスタ６は同じ多
結晶シリコン・ゲート１５の上に通常の態様とは
逆にして作られている。Ｐチヤンネル装置６の電
圧は、このＰチヤンネル装置のソースリヨ１４に
接続されているアルミニウム線を介して印加さ
れ、この電源はドレイン電圧VDDとして示され
ているが、他の装置から印加されてもよい。通常
の相補型MOS回路においては、Ｐチヤンネル
FET装置６及びＮチヤンネルFET装置４の両方
のゲート電極が同じ入力端子に接続されているか
ら、ゲート１５の入力電圧の極性に従つて、２つ
のFET装置４、または６の内の何れか１方がオ
ン状態になる。積層CMOS装置１は第１９図に
示したような回路を持つ５端子装置と考えること
が出来る。挟まれた構造は通常のＮチヤンネル装
置の製造処理で集積することが出来る。代表的な
論理回路用としてのこの回路構造は、通常のＮチ
ヤンネルFET装置の論理回路に比べて高い密度
を持ち、遥かに秀れたパワー遅延結果を示す。
ン・ゲートＮチヤンネル構断を持つている。然し
ながら、Ｐチヤンネル・トランジスタ６は同じ多
結晶シリコン・ゲート１５の上に通常の態様とは
逆にして作られている。Ｐチヤンネル装置６の電
圧は、このＰチヤンネル装置のソースリヨ１４に
接続されているアルミニウム線を介して印加さ
れ、この電源はドレイン電圧VDDとして示され
ているが、他の装置から印加されてもよい。通常
の相補型MOS回路においては、Ｐチヤンネル
FET装置６及びＮチヤンネルFET装置４の両方
のゲート電極が同じ入力端子に接続されているか
ら、ゲート１５の入力電圧の極性に従つて、２つ
のFET装置４、または６の内の何れか１方がオ
ン状態になる。積層CMOS装置１は第１９図に
示したような回路を持つ５端子装置と考えること
が出来る。挟まれた構造は通常のＮチヤンネル装
置の製造処理で集積することが出来る。代表的な
論理回路用としてのこの回路構造は、通常のＮチ
ヤンネルFET装置の論理回路に比べて高い密度
を持ち、遥かに秀れたパワー遅延結果を示す。
上側のＰチヤンネル・トランジスタに対して良
好なFET装置特性を得るための幾つかの実施例
が以下に開示される。良好なFET装置特性とは、
Ｎチヤンネル・トランジスタの場合のように、漏
洩電流が低いこと、閾値電圧が適正であること、
共通に挟まれたゲート電極によつて自己整置され
ていること等の特性を意味する。本発明の製造方
法は大規模集積回路チツプにおいて、効果的な配
線性と、デバイスのコンパクト化とを充分に可能
とする構造を与える。
好なFET装置特性を得るための幾つかの実施例
が以下に開示される。良好なFET装置特性とは、
Ｎチヤンネル・トランジスタの場合のように、漏
洩電流が低いこと、閾値電圧が適正であること、
共通に挟まれたゲート電極によつて自己整置され
ていること等の特性を意味する。本発明の製造方
法は大規模集積回路チツプにおいて、効果的な配
線性と、デバイスのコンパクト化とを充分に可能
とする構造を与える。
本発明に従つて、積層CMOS装置を形成する
ための製造方法は第４図乃至第１７図に示された
工程の順序で示されている。開始段階を示す第４
図において、１センチメートル当り約10オームの
初期抵抗を有する単結晶シリコンＰ型基体５０が
公知の技術でリセス酸化膜アイソレーシヨン
（recessed oxide isolation）領域５２を基体の表
面に形成する。これは積層CMOS装置が形成さ
れるアイソレーシヨン領域を画定する。加えて、
チヤンネル２７は、正しい閾値を得るために従来
の技術に従つて硼素イオンでイオン注入される。
ための製造方法は第４図乃至第１７図に示された
工程の順序で示されている。開始段階を示す第４
図において、１センチメートル当り約10オームの
初期抵抗を有する単結晶シリコンＰ型基体５０が
公知の技術でリセス酸化膜アイソレーシヨン
（recessed oxide isolation）領域５２を基体の表
面に形成する。これは積層CMOS装置が形成さ
れるアイソレーシヨン領域を画定する。加えて、
チヤンネル２７は、正しい閾値を得るために従来
の技術に従つて硼素イオンでイオン注入される。
次の第５図の工程において、アイソレーシヨン
領域５２の中にシリコン半導体基体５０の表面上
に熱的に成長する25乃至100ナノメートルの厚さ
の間の二酸化シリコン層であるゲート酸化層５４
を成長させる。この時点で、埋められた領域に電
気的な接触部を作るために、二酸化シリコン層５
４を通してコンタクト孔をエツチすることが出来
る。これは、次の段階において、Ｎチヤンネル装
置のドレインにＮ＋多結晶シリコン・ゲートに直
接に接触することを可能にする。
領域５２の中にシリコン半導体基体５０の表面上
に熱的に成長する25乃至100ナノメートルの厚さ
の間の二酸化シリコン層であるゲート酸化層５４
を成長させる。この時点で、埋められた領域に電
気的な接触部を作るために、二酸化シリコン層５
４を通してコンタクト孔をエツチすることが出来
る。これは、次の段階において、Ｎチヤンネル装
置のドレインにＮ＋多結晶シリコン・ゲートに直
接に接触することを可能にする。
第６図に示された工程において、毎立方センチ
メートル当り1019原子よりも高い濃度の例えば燐
でドープされているＮ型多結晶シリコン層５６が
二酸化シリコンのゲート層５４の表面上に400乃
至1000ナノメートルの厚さにデボジツトされる。
Ｐチヤンネルのゲート絶縁層を得る方法として
は、表面を平滑にするようＮ＋多結晶シリコン層
をレーザでアニールすることが用いられる。次
に、10乃至50ナノメートルの二酸化シリコン層が
形成される。次に、２乃至４モル・パーセントの
燐の濃度を持つ燐珪酸ガラスが25乃至100ナノメ
ートルの厚い層にデボジツトされる。後述するよ
うに、この燐珪酸ガラス層５８は、エツチされた
形状に基づいて、上側のトランジスタのＰチヤン
ネル・ゲートの自己整置を与える。二酸化シリコ
ン／燐珪酸ガラスの複合層は参照数字５８で示さ
れている。
メートル当り1019原子よりも高い濃度の例えば燐
でドープされているＮ型多結晶シリコン層５６が
二酸化シリコンのゲート層５４の表面上に400乃
至1000ナノメートルの厚さにデボジツトされる。
Ｐチヤンネルのゲート絶縁層を得る方法として
は、表面を平滑にするようＮ＋多結晶シリコン層
をレーザでアニールすることが用いられる。次
に、10乃至50ナノメートルの二酸化シリコン層が
形成される。次に、２乃至４モル・パーセントの
燐の濃度を持つ燐珪酸ガラスが25乃至100ナノメ
ートルの厚い層にデボジツトされる。後述するよ
うに、この燐珪酸ガラス層５８は、エツチされた
形状に基づいて、上側のトランジスタのＰチヤン
ネル・ゲートの自己整置を与える。二酸化シリコ
ン／燐珪酸ガラスの複合層は参照数字５８で示さ
れている。
第７図において、複合層５８及び多結晶シリコ
ン層５６は、多結晶シリコン・ゲート電極５６及
びエツチされた複合層５８を形成するために反応
イオン・エツチング技術、または他の適当な方法
によつてエツチされる。
ン層５６は、多結晶シリコン・ゲート電極５６及
びエツチされた複合層５８を形成するために反応
イオン・エツチング技術、または他の適当な方法
によつてエツチされる。
第８図において、ソース領域６０及びドレイン
領域６２は、ゲート酸化層５４を通してＰ型シリ
コン基体５０にイオン注入され、そしてゲート電
極５６及び燐珪酸ガラス層５８のマスク効果によ
つて自己整置される。イオン注入の種は下側の
FET装置４のＮチヤンネル・ソース及びドレイ
ンのためのＮ＋導電性を与えるために従来の技術
により高いドーセージ（注入量）で注入される砒
素である。砒素は比較的低い熱拡散率のドーパン
ト種として選択されているので、アセンブリの次
の熱処理工程はドーパントを実質的に再拡散しな
い。
領域６２は、ゲート酸化層５４を通してＰ型シリ
コン基体５０にイオン注入され、そしてゲート電
極５６及び燐珪酸ガラス層５８のマスク効果によ
つて自己整置される。イオン注入の種は下側の
FET装置４のＮチヤンネル・ソース及びドレイ
ンのためのＮ＋導電性を与えるために従来の技術
により高いドーセージ（注入量）で注入される砒
素である。砒素は比較的低い熱拡散率のドーパン
ト種として選択されているので、アセンブリの次
の熱処理工程はドーパントを実質的に再拡散しな
い。
第９図において、ゲート電極５６を完全に包囲
するために、20乃至300ナノメートルの厚さのエ
ツジ酸化物６３が、低温度水蒸気酸化処理、また
は他の技術によつて多結晶シリコンの表面上に形
成される。次に、Ｎ＋ドレイン６２の部分を露出
するために、Ｎ＋拡散層上の酸化層を貫通したコ
ンタクト孔６４がエツチされる。
するために、20乃至300ナノメートルの厚さのエ
ツジ酸化物６３が、低温度水蒸気酸化処理、また
は他の技術によつて多結晶シリコンの表面上に形
成される。次に、Ｎ＋ドレイン６２の部分を露出
するために、Ｎ＋拡散層上の酸化層を貫通したコ
ンタクト孔６４がエツチされる。
次の工程は第１０図に示されており、第２の多
結晶シリコン６５が、図示されたように、ゲート
５６及びコンタクト孔６４を含んで、燐珪酸ガラ
ス層５８上に化学蒸着によつてデボジツトされ
る。この第２の多結晶シリコン層６５は毎立方セ
ンチメートル当り1017乃至1018原子の濃度のＰ型
の不純物で密閉雰囲気内でドープされ、400乃至
1000ナノメートルの厚さにデボジツトされる。第
２の多結晶シリコン層６５は、最終的には、下側
のＮチヤンネルFET装置４と共に共通ゲート５
６を共有する上側のＰチヤンネルFET装置のソ
ース部分、チヤンネル部分及びドレイン部分を形
成する。
結晶シリコン６５が、図示されたように、ゲート
５６及びコンタクト孔６４を含んで、燐珪酸ガラ
ス層５８上に化学蒸着によつてデボジツトされ
る。この第２の多結晶シリコン層６５は毎立方セ
ンチメートル当り1017乃至1018原子の濃度のＰ型
の不純物で密閉雰囲気内でドープされ、400乃至
1000ナノメートルの厚さにデボジツトされる。第
２の多結晶シリコン層６５は、最終的には、下側
のＮチヤンネルFET装置４と共に共通ゲート５
６を共有する上側のＰチヤンネルFET装置のソ
ース部分、チヤンネル部分及びドレイン部分を形
成する。
第１１図及び第１２図において、図示されたよ
うにレーザ・ビーム７５がドレイン領域６２の真
上のコンタクト孔６４中の層６５の領域６６を含
む多結晶シリコン層６５の上に投射される。レー
ザ・ビーム７５によつて、層６５の領域６６の中
に発生された熱は多結晶シリコン材料を僅かに熔
かす。若しパルス・レーザが使われるのならば、
毎平方センチメートル当り約10ジユールのエネル
ギが約125ナノ秒のパルス期間の間Nd：YAGレ
ーザからパルスされる。若し連続波レーザが使用
されるならば、約15ワツトの連続アルゴン・レー
ザを毎秒約10センチメートルの走査率で使用する
ことが出来る。第１１図に示されたように、多結
晶シリコン層６５はFET構造の表面の連続フイ
ルムとして存在し、そしてレーザ・ビーム７５は
多結晶シリコン層６５の全面を露光する。レー
ザ・ビームから発生された熱は多結晶シリコン材
料を熔融し、そして孔６４を介して基体６０に接
触する層６５の部分６６の中にエピタキシヤル再
結晶が、基体の格子の結晶方向に沿つて成長す
る。第１２図から判るように、多結晶シリコン層
６５がレーザ・ビームによる熱に連続して晒され
ると、層６５の材料に対して単結晶状態の横方向
の連続した成長が生じる。第１２図に示されてい
るように、孔６４は隣接した４個の装置の孔６４
ａ，６４ｂ，６４ｃ及び６４ｄとして示されてい
る。これらの孔は多結晶シリコン層６５の下側に
隠れている。層６５の単結晶の再成長の領域は６
４ａを取囲む特定の境界６４，１ａ，６４ｂを取
囲む境界６４，１ｂ，６４ｃを取囲む境界６４，
１ｃ及び６４ｄを取囲む境界６４，１ｄの領域で
ある。層６５をレーザ・ビームからのエネルギに
より長く晒すと、層６５の単結晶成長領域は、円
形領域６４，２ａ、円形領域６４，２ｂ、円形領
域６４，２ｃ及び円形領域６４，２ｄのような一
層大きな領域で取囲まれる。結局、もとの多結晶
シリコン層中に成長した単結晶の再結晶の領域
は、最初の孔６４から完全にオーバラツプして成
長し、そして単結晶シリコン基体５０の結晶方向
と同じ方向でエピタキシヤルに形成された結晶方
向を有する連続した単結晶シリコン層６５を形成
する。
うにレーザ・ビーム７５がドレイン領域６２の真
上のコンタクト孔６４中の層６５の領域６６を含
む多結晶シリコン層６５の上に投射される。レー
ザ・ビーム７５によつて、層６５の領域６６の中
に発生された熱は多結晶シリコン材料を僅かに熔
かす。若しパルス・レーザが使われるのならば、
毎平方センチメートル当り約10ジユールのエネル
ギが約125ナノ秒のパルス期間の間Nd：YAGレ
ーザからパルスされる。若し連続波レーザが使用
されるならば、約15ワツトの連続アルゴン・レー
ザを毎秒約10センチメートルの走査率で使用する
ことが出来る。第１１図に示されたように、多結
晶シリコン層６５はFET構造の表面の連続フイ
ルムとして存在し、そしてレーザ・ビーム７５は
多結晶シリコン層６５の全面を露光する。レー
ザ・ビームから発生された熱は多結晶シリコン材
料を熔融し、そして孔６４を介して基体６０に接
触する層６５の部分６６の中にエピタキシヤル再
結晶が、基体の格子の結晶方向に沿つて成長す
る。第１２図から判るように、多結晶シリコン層
６５がレーザ・ビームによる熱に連続して晒され
ると、層６５の材料に対して単結晶状態の横方向
の連続した成長が生じる。第１２図に示されてい
るように、孔６４は隣接した４個の装置の孔６４
ａ，６４ｂ，６４ｃ及び６４ｄとして示されてい
る。これらの孔は多結晶シリコン層６５の下側に
隠れている。層６５の単結晶の再成長の領域は６
４ａを取囲む特定の境界６４，１ａ，６４ｂを取
囲む境界６４，１ｂ，６４ｃを取囲む境界６４，
１ｃ及び６４ｄを取囲む境界６４，１ｄの領域で
ある。層６５をレーザ・ビームからのエネルギに
より長く晒すと、層６５の単結晶成長領域は、円
形領域６４，２ａ、円形領域６４，２ｂ、円形領
域６４，２ｃ及び円形領域６４，２ｄのような一
層大きな領域で取囲まれる。結局、もとの多結晶
シリコン層中に成長した単結晶の再結晶の領域
は、最初の孔６４から完全にオーバラツプして成
長し、そして単結晶シリコン基体５０の結晶方向
と同じ方向でエピタキシヤルに形成された結晶方
向を有する連続した単結晶シリコン層６５を形成
する。
この技術は公知の技術における大きなシリコン
樹幹（bole）のゾーン・メルテイング及び精製と
関連した種結晶、結晶格子沿い方向付けの原理と
異なることはない。レーザにより層６５をアニー
ルする目的は、上部のＰチヤンネルFETデバイ
スの形成に対して高い移動度の媒体を与えるため
に、多結晶シリコン層６５全体を多結晶相から単
結晶相へ再方向付け（reorient）することにあ
る。アモルフアス・シリコン層のレーザ誘導エピ
タキシは、例えば1979年２月の応用物理誌の881
頁乃至885頁の文献「アモルフアス・シリコンの
レーザ誘導のエピタキシヤルの基体及びドーピン
グ効果」と題するビーン（J.E.Bean）等による
文献に記載されている。この刊行物は種物質とし
ての単結晶表面からエピタキシヤルの再結晶方向
によつてアモルフアス・シリコン薄膜材料を単結
晶材料に変換するためのレーザの加熱技術を記載
している。
樹幹（bole）のゾーン・メルテイング及び精製と
関連した種結晶、結晶格子沿い方向付けの原理と
異なることはない。レーザにより層６５をアニー
ルする目的は、上部のＰチヤンネルFETデバイ
スの形成に対して高い移動度の媒体を与えるため
に、多結晶シリコン層６５全体を多結晶相から単
結晶相へ再方向付け（reorient）することにあ
る。アモルフアス・シリコン層のレーザ誘導エピ
タキシは、例えば1979年２月の応用物理誌の881
頁乃至885頁の文献「アモルフアス・シリコンの
レーザ誘導のエピタキシヤルの基体及びドーピン
グ効果」と題するビーン（J.E.Bean）等による
文献に記載されている。この刊行物は種物質とし
ての単結晶表面からエピタキシヤルの再結晶方向
によつてアモルフアス・シリコン薄膜材料を単結
晶材料に変換するためのレーザの加熱技術を記載
している。
レーザにより再結晶化され連続した多結晶のシ
リコン層は、第１０図に示された下側のFET装
置４のソース６０、ゲート５６及びドレイン６２
を被う第１８Ａ及びＢ図に輪郭付けて示したセグ
メント１３を形成するためにエツチされる。
リコン層は、第１０図に示された下側のFET装
置４のソース６０、ゲート５６及びドレイン６２
を被う第１８Ａ及びＢ図に輪郭付けて示したセグ
メント１３を形成するためにエツチされる。
本発明の他の実施例において、第１３図に示し
た走査レーザ・ビーム７５は、入射点において露
光されたシリコンの結晶を拡大するために、エツ
チされた任意の部分を最初に露光することが出来
るので、第１の実施例で説明したレーザ・アニー
リングとエツチの順序は逆になる。1978年10月の
応用物理レター33(8)のガツト（A.Gat）等の「多
結晶シリコンのCWレーザ・アニール：結晶構造
と電気的性質」と題する文献において、多結晶シ
リコンの小粒子の側が、大きな単結晶シリコン表
面からの初期のシードを必要とすることなく、レ
ーザ・アニーリングによつて著しく拡大すること
が出来ることが報告されている。再結晶化された
シリコン材料の結果の結晶方向は、常に一定方向
ではなく、もとの単結晶粒子の結晶方向を持つて
いる。
た走査レーザ・ビーム７５は、入射点において露
光されたシリコンの結晶を拡大するために、エツ
チされた任意の部分を最初に露光することが出来
るので、第１の実施例で説明したレーザ・アニー
リングとエツチの順序は逆になる。1978年10月の
応用物理レター33(8)のガツト（A.Gat）等の「多
結晶シリコンのCWレーザ・アニール：結晶構造
と電気的性質」と題する文献において、多結晶シ
リコンの小粒子の側が、大きな単結晶シリコン表
面からの初期のシードを必要とすることなく、レ
ーザ・アニーリングによつて著しく拡大すること
が出来ることが報告されている。再結晶化された
シリコン材料の結果の結晶方向は、常に一定方向
ではなく、もとの単結晶粒子の結晶方向を持つて
いる。
ある選択として、若し高い導電性のＰ＋領域が
必要ならば、第１４図のＰ型イオン注入８４がＰ
チヤンネルFET装置６の高い不純物濃度の夫々
ソース領域８６及びドレイン領域８８を画定する
ために遂行される。ＰチヤンネルFET装置のソ
ース領域８６及びドレイン領域８８に対して排他
的にこのイオン注入を遂行するために、阻止マス
ク８２がゲート５６を含むアセンブリの中央領域
上に置かれ、これにより、中央領域にあるＰ型導
電性領域に不本意なイオン注入が行われるのを防
止する。イオン注入阻止用のこのマスクは、既に
形成された構造中に硼素イオンが浸透するのを阻
止するのに十分な厚さの例えばホトレジスト材料
で作ることが出来る。
必要ならば、第１４図のＰ型イオン注入８４がＰ
チヤンネルFET装置６の高い不純物濃度の夫々
ソース領域８６及びドレイン領域８８を画定する
ために遂行される。ＰチヤンネルFET装置のソ
ース領域８６及びドレイン領域８８に対して排他
的にこのイオン注入を遂行するために、阻止マス
ク８２がゲート５６を含むアセンブリの中央領域
上に置かれ、これにより、中央領域にあるＰ型導
電性領域に不本意なイオン注入が行われるのを防
止する。イオン注入阻止用のこのマスクは、既に
形成された構造中に硼素イオンが浸透するのを阻
止するのに十分な厚さの例えばホトレジスト材料
で作ることが出来る。
レーザによる再結晶化工程の次の工程を示す第
１６図において、二酸化シリコン層７４が化学蒸
着によつて約300ナノメートルの厚さにデボジツ
トされる。
１６図において、二酸化シリコン層７４が化学蒸
着によつて約300ナノメートルの厚さにデボジツ
トされる。
第１６図において、アセンブリは層５８中の燐
珪酸ガラス層（PSG）材料から単結晶シリコン
層６５の中に燐の固相拡散を遂行するために熱処
理が行われる。加熱ステツプの間、燐原子は上側
方向に燐珪酸ガラス層５８から拡散され、そして
図示されたように、多結晶シリコン層６５の領域
７８をＮ型の導電性にドープする。第１５図にお
いて、領域７８は上側のＰチヤンネルFET装置
６のアクテイブ・チヤンネル領域を形成する。燐
珪酸ガラス層５８は蝕刻すると同時に、多結晶シ
リコンの共通ゲート領域５６となるように輪郭付
けされているから、PSG層５８から燐原子の固
相拡散によつて作られたＮ型導電性の領域７８は
多結晶シリコン・ゲート５６によつて自己整置さ
れていることには注意を喚起する必要がある。こ
のようにして、上側のＰチヤンネルFET装置６
のチヤンネルは、自己整置されたＮチヤンネル
FET装置４と共有するゲート電極５６で自己整
置される。
珪酸ガラス層（PSG）材料から単結晶シリコン
層６５の中に燐の固相拡散を遂行するために熱処
理が行われる。加熱ステツプの間、燐原子は上側
方向に燐珪酸ガラス層５８から拡散され、そして
図示されたように、多結晶シリコン層６５の領域
７８をＮ型の導電性にドープする。第１５図にお
いて、領域７８は上側のＰチヤンネルFET装置
６のアクテイブ・チヤンネル領域を形成する。燐
珪酸ガラス層５８は蝕刻すると同時に、多結晶シ
リコンの共通ゲート領域５６となるように輪郭付
けされているから、PSG層５８から燐原子の固
相拡散によつて作られたＮ型導電性の領域７８は
多結晶シリコン・ゲート５６によつて自己整置さ
れていることには注意を喚起する必要がある。こ
のようにして、上側のＰチヤンネルFET装置６
のチヤンネルは、自己整置されたＮチヤンネル
FET装置４と共有するゲート電極５６で自己整
置される。
このようにして作られたＰチヤンネルFET装
置は、ゲート対ドレインのオーバーラツプ容量が
小さいこと、より高いパワー及び性能配分に対す
る幅対長さがより良く制御出来ること、装置のレ
イアウトに必要な面積がより小さくて済むこと、
そしてＮ＋拡散層とレーザでアニールされたＰ型
シリコン層との間に直接の接続を持つことが出来
ることなどの特徴を有する。
置は、ゲート対ドレインのオーバーラツプ容量が
小さいこと、より高いパワー及び性能配分に対す
る幅対長さがより良く制御出来ること、装置のレ
イアウトに必要な面積がより小さくて済むこと、
そしてＮ＋拡散層とレーザでアニールされたＰ型
シリコン層との間に直接の接続を持つことが出来
ることなどの特徴を有する。
第１１図のステツプにおいて、PSG層５８及
びシリコン層６５の相対的な厚さ、またはPSG
層５８の燐のドープ濃度、あるいはレーザ・ビー
ム７５のエネルギの強度及び露光時間は調節する
ことが出来るから、PSG層５８からシリコン層
６５への燐原子の固相拡散は、シリコン層６５の
多結晶相からその単結晶相に再結晶するステツプ
の間で完了させることが出来る。
びシリコン層６５の相対的な厚さ、またはPSG
層５８の燐のドープ濃度、あるいはレーザ・ビー
ム７５のエネルギの強度及び露光時間は調節する
ことが出来るから、PSG層５８からシリコン層
６５への燐原子の固相拡散は、シリコン層６５の
多結晶相からその単結晶相に再結晶するステツプ
の間で完了させることが出来る。
第１７図において、ＰチヤンネルFET装置の
ソース８６と「基体」７８との電気的接続を行う
ために、CVD酸化層７４を介してコンタクト孔
を蝕刻する処理が行われる。この時点において、
必要とする他の任意のタイプのコンタクトを設け
ることが可能である。次に、第１７図に示した装
置を大規模集積回路チツプ内の他の装置に接続す
るためのアルミニウム配線パターンがデボジツト
される。既に述べたように、Ｐ＋ソース領域８６
及びＰ＋ドレイン領域８８は選択性を持つててい
る。
ソース８６と「基体」７８との電気的接続を行う
ために、CVD酸化層７４を介してコンタクト孔
を蝕刻する処理が行われる。この時点において、
必要とする他の任意のタイプのコンタクトを設け
ることが可能である。次に、第１７図に示した装
置を大規模集積回路チツプ内の他の装置に接続す
るためのアルミニウム配線パターンがデボジツト
される。既に述べたように、Ｐ＋ソース領域８６
及びＰ＋ドレイン領域８８は選択性を持つててい
る。
第１８Ａ図及び第１８Ｂ図は第３Ａ図及び第３
Ｂ図に示した積層CMOS装置の上側のシリコン
層２５をより判り易くするための平面図である。
第３Ａ図、第３Ｂ図、第１８Ａ図、第１８Ｂ図及
び第４図乃至第１７図は以下のようにして等価に
することが出来る。第３Ａ図に示した拡散層１６
及び１７は、第１７図に示した拡散層６０及び６
２に対応している。第３Ａ図に示した薄い酸化物
層２２は第１７図に示した酸化物層５４と対応す
る。第３Ａ図に示した上側の絶縁酸化物層２４は
第９図の酸化物領域５８及び６３に対応する。第
３Ａ図に示したゲート電極１５は第１７図のゲー
ト電極５６に対応する。第３Ａ図に示したレーザ
でアニールされたシリコン層２５は第１７図のレ
ーザでアニールされたシリコン層６５に対応す
る。第３Ａ図に示したレーザでアニールされたシ
リコン層２５の新しい部分１４，２０，１３及び
１８は第１７図のレーザでアニールされたシリコ
ン層６５の部分７７，７８，６８及び８８と対応
する。
Ｂ図に示した積層CMOS装置の上側のシリコン
層２５をより判り易くするための平面図である。
第３Ａ図、第３Ｂ図、第１８Ａ図、第１８Ｂ図及
び第４図乃至第１７図は以下のようにして等価に
することが出来る。第３Ａ図に示した拡散層１６
及び１７は、第１７図に示した拡散層６０及び６
２に対応している。第３Ａ図に示した薄い酸化物
層２２は第１７図に示した酸化物層５４と対応す
る。第３Ａ図に示した上側の絶縁酸化物層２４は
第９図の酸化物領域５８及び６３に対応する。第
３Ａ図に示したゲート電極１５は第１７図のゲー
ト電極５６に対応する。第３Ａ図に示したレーザ
でアニールされたシリコン層２５は第１７図のレ
ーザでアニールされたシリコン層６５に対応す
る。第３Ａ図に示したレーザでアニールされたシ
リコン層２５の新しい部分１４，２０，１３及び
１８は第１７図のレーザでアニールされたシリコ
ン層６５の部分７７，７８，６８及び８８と対応
する。
積層CMOS装置は第１９図に示された電気回
路図に示されている５端子のFET装置９０と考
えることが出来る。つまり、ＮチヤンネルFET
装置４のソース６０及びドレイン６２のコンタク
トに接続する端子３，５と、ＰチヤンネルFET
装置６のソース及びドレインのコンタクトに接続
する端子８６，８８と、２つのFET装置のゲー
ト電極５６，１５とが装置９０の５個の端子を構
成していると考えることが出来る。
路図に示されている５端子のFET装置９０と考
えることが出来る。つまり、ＮチヤンネルFET
装置４のソース６０及びドレイン６２のコンタク
トに接続する端子３，５と、ＰチヤンネルFET
装置６のソース及びドレインのコンタクトに接続
する端子８６，８８と、２つのFET装置のゲー
ト電極５６，１５とが装置９０の５個の端子を構
成していると考えることが出来る。
この５端子の考え方は、従来技術では達成する
ことが出来なかつた小型化を通常のCMOS回路
のレイアウトを用いて可能としている。例えば第
２０図に示した通常のCMOS回路配列９２は第
１図に示した１対の交差結合CMOSインバータ
２から成るフリツプ・フロツプ機能を持つてい
る。第２１図に示した回路配列は第１９図の５端
子装置９０を２個含み、本発明を適用した積層
CMOS装置を使用したフリツプ・フロツプ機能
を持つ回路９４である。この回路配列９４によつ
て占められる断面積は第２０図に示された通常の
CMOS回路配列９２で占められる断面積の半分
よりも少ないことは注意を払う必要がある。
ことが出来なかつた小型化を通常のCMOS回路
のレイアウトを用いて可能としている。例えば第
２０図に示した通常のCMOS回路配列９２は第
１図に示した１対の交差結合CMOSインバータ
２から成るフリツプ・フロツプ機能を持つてい
る。第２１図に示した回路配列は第１９図の５端
子装置９０を２個含み、本発明を適用した積層
CMOS装置を使用したフリツプ・フロツプ機能
を持つ回路９４である。この回路配列９４によつ
て占められる断面積は第２０図に示された通常の
CMOS回路配列９２で占められる断面積の半分
よりも少ないことは注意を払う必要がある。
通常のロジツク機能のレイアウトを小型化する
のに好適な積層CMOS装置９０の他の回路の実
施例が第２３図乃至第３０図に示されている。第
２２図は従来技術による３入力のナンド論理機能
を持つ６装置のCMOS回路９６を示し、そして
第２３図は回路９６と同じ機能を持ち第１９図の
５端子装置９０を３個用いた本発明の積層
CMOS装置を含む回路９８を示している。第２
４図は第２３図に示した回路の集積回路レイアウ
トの平面図を示している。２３図及び２４図を参
照して説明を続けると、装置９０ａ，９０ｂ及び
９０ｃは夫々、入力ゲート１００，１０２及び１
０４を持つている。Ｐチヤンネル装置９０aP及
び９０bPの共通ソース１５４はアルミニウム・
コンタクト１０１ａに接続しているＰ＋領域を通
つて正電位源のライン１０８に接続されている。
Ｐチヤンネル装置９０cPのソース１５８はコン
タクト１０１ｂを介してライン１０８に接続され
る。Ｐチヤンネル装置９０bP，９０cP及び９０
aPのドレイン１６８及び１５６は金属導体１０
１ｃにより短絡される。Ｐチヤンネル装置の共通
のドレインはＮ＋コンタクト１０１ｄに接続され
ているＰ＋領域を介してＮチヤンネル装置９０
aNのドレインに短絡される。接地電位のライン
１０６は金属コンタクト１０１ｅに接続されたＮ
＋領域を介してＮチヤンネル装置９０cNのソー
ス１５８だけに接続されている。多くの回路に接
続される共通パワー・バスは金属導体で作られ
る。３入力のナンド論理回路機能が大規模集積回
路チツプの非常に小さな空間内に、回路９８とし
て実現されることが理解出来る。
のに好適な積層CMOS装置９０の他の回路の実
施例が第２３図乃至第３０図に示されている。第
２２図は従来技術による３入力のナンド論理機能
を持つ６装置のCMOS回路９６を示し、そして
第２３図は回路９６と同じ機能を持ち第１９図の
５端子装置９０を３個用いた本発明の積層
CMOS装置を含む回路９８を示している。第２
４図は第２３図に示した回路の集積回路レイアウ
トの平面図を示している。２３図及び２４図を参
照して説明を続けると、装置９０ａ，９０ｂ及び
９０ｃは夫々、入力ゲート１００，１０２及び１
０４を持つている。Ｐチヤンネル装置９０aP及
び９０bPの共通ソース１５４はアルミニウム・
コンタクト１０１ａに接続しているＰ＋領域を通
つて正電位源のライン１０８に接続されている。
Ｐチヤンネル装置９０cPのソース１５８はコン
タクト１０１ｂを介してライン１０８に接続され
る。Ｐチヤンネル装置９０bP，９０cP及び９０
aPのドレイン１６８及び１５６は金属導体１０
１ｃにより短絡される。Ｐチヤンネル装置の共通
のドレインはＮ＋コンタクト１０１ｄに接続され
ているＰ＋領域を介してＮチヤンネル装置９０
aNのドレインに短絡される。接地電位のライン
１０６は金属コンタクト１０１ｅに接続されたＮ
＋領域を介してＮチヤンネル装置９０cNのソー
ス１５８だけに接続されている。多くの回路に接
続される共通パワー・バスは金属導体で作られ
る。３入力のナンド論理回路機能が大規模集積回
路チツプの非常に小さな空間内に、回路９８とし
て実現されることが理解出来る。
第２４図に示された積層CMOS装置の３入力
ナンド集積回路レイアウトは４つのレベルに分解
され、第３１図に示された第１の層、即ち最下層
は基体中のＮ＋拡散層であり、第３２図に示され
た第２の層は薄膜酸化物及び多結晶シリコン層の
ゲートであり、第３層はレーザ・アニール・シリ
コン層のＰ＋領域を示し、そして第４の層、即ち
最上層は金属の相互接続線を表わしている。
ナンド集積回路レイアウトは４つのレベルに分解
され、第３１図に示された第１の層、即ち最下層
は基体中のＮ＋拡散層であり、第３２図に示され
た第２の層は薄膜酸化物及び多結晶シリコン層の
ゲートであり、第３層はレーザ・アニール・シリ
コン層のＰ＋領域を示し、そして第４の層、即ち
最上層は金属の相互接続線を表わしている。
第３Ｂ図の拡散層１７に対応する第３１図の第
１の拡散バー１６０は第３Ｂ図の半導体基体１９
に対応するＰ型シリコン基体中のＮ型導電性のも
のである。第３Ｂ図の拡散層１６に対応する第３
１図の第２拡散バー１６２は、Ｎ型導電性であ
り、且つ第１拡散バー１６０と離隔し平行関係に
位置付けられているので、第２拡散バー１６２は
第１拡散バー１６０との間にＮチヤンネル領域１
６１を形成し、このＮチヤンネル領域１６１は第
３Ｂ図に示された領域２７に対応する。
１の拡散バー１６０は第３Ｂ図の半導体基体１９
に対応するＰ型シリコン基体中のＮ型導電性のも
のである。第３Ｂ図の拡散層１６に対応する第３
１図の第２拡散バー１６２は、Ｎ型導電性であ
り、且つ第１拡散バー１６０と離隔し平行関係に
位置付けられているので、第２拡散バー１６２は
第１拡散バー１６０との間にＮチヤンネル領域１
６１を形成し、このＮチヤンネル領域１６１は第
３Ｂ図に示された領域２７に対応する。
第３１図の第３拡散バー１６４はＮ型導電性で
あり、且つ第２拡散バー１６２と離隔し平行関係
に位置付けられているので、第３拡散バー１６４
は第２拡散バー１６２との間にＮチヤンネル領域
１６３を形成する。第３１図の第４拡散バー１６
６はＮ型導電性であり、且つ第３拡散バー１６４
と離隔し平行関係に位置付けられているので、第
４拡散バー１６６は第６拡散バー１６４との間に
Ｎチヤンネル領域１６５を形成する。
あり、且つ第２拡散バー１６２と離隔し平行関係
に位置付けられているので、第３拡散バー１６４
は第２拡散バー１６２との間にＮチヤンネル領域
１６３を形成する。第３１図の第４拡散バー１６
６はＮ型導電性であり、且つ第３拡散バー１６４
と離隔し平行関係に位置付けられているので、第
４拡散バー１６６は第６拡散バー１６４との間に
Ｎチヤンネル領域１６５を形成する。
第１のＮチヤンネル領域１６１は第３Ｂ図に示
したように、絶縁層２２により被われており、絶
縁層２２は第３Ｂ図の電極１５に対応する第３２
図の第１の論理入力ゲート電極１００を保持して
おり、電極１００は第1Nチヤンネル領域１６１
と並置されているので、第２３図に示した第１の
ＮチヤンネルFET装置９０aNを形成する。
したように、絶縁層２２により被われており、絶
縁層２２は第３Ｂ図の電極１５に対応する第３２
図の第１の論理入力ゲート電極１００を保持して
おり、電極１００は第1Nチヤンネル領域１６１
と並置されているので、第２３図に示した第１の
ＮチヤンネルFET装置９０aNを形成する。
第２のＮチヤンネル領域１６３は絶縁層２２に
より被われており、絶縁層２２は第３２図に示さ
れた第２の論理入力ゲート電極１０２を保持して
おり、電極１０２は第2Nチヤンネル領域１６３
と並置されているので、第２３図に示した第２の
ＮチヤンネルFET装置９０bNを形成する。
より被われており、絶縁層２２は第３２図に示さ
れた第２の論理入力ゲート電極１０２を保持して
おり、電極１０２は第2Nチヤンネル領域１６３
と並置されているので、第２３図に示した第２の
ＮチヤンネルFET装置９０bNを形成する。
第３のＮチヤンネル領域１６５は絶縁層２２に
より被われており、絶縁層２２は第３２図に示さ
れた第２の論理入力ゲート電極１０４を保持して
おり、電極１０４は第2Nチヤンネル領域１６５
と並置されているので、第３のＮチヤンネル
FET装置９０cNを形成する。
より被われており、絶縁層２２は第３２図に示さ
れた第２の論理入力ゲート電極１０４を保持して
おり、電極１０４は第2Nチヤンネル領域１６５
と並置されているので、第３のＮチヤンネル
FET装置９０cNを形成する。
第３Ｂ図のレーザでアニールされたシリコン２
５の層は、第１ゲート電極１００を被つて並置さ
れた第３Ｂ図の部分２０、即ち第３３図の第1N
型部分１６９と、第３Ｂ図の部分１３に対応し、
第１拡散バー１６０の上に並置された第３３図の
第1P型部分１６８と、第２拡散バー１６２の上
に並置された第３Ｂ図の部分１４に対応する第３
３図に示した第2P型部分１５４とを有している
から、従つて第２３図に示したような第1Pチヤ
ンネルFET装置９０aPを形成する。
５の層は、第１ゲート電極１００を被つて並置さ
れた第３Ｂ図の部分２０、即ち第３３図の第1N
型部分１６９と、第３Ｂ図の部分１３に対応し、
第１拡散バー１６０の上に並置された第３３図の
第1P型部分１６８と、第２拡散バー１６２の上
に並置された第３Ｂ図の部分１４に対応する第３
３図に示した第2P型部分１５４とを有している
から、従つて第２３図に示したような第1Pチヤ
ンネルFET装置９０aPを形成する。
レーザでアニールされたシリコン２５の層は、
第２ゲート電極１０２を被つて並置された第2N
型部分１５５を持ち、そして第３拡散バー１６４
の上に並置された第３３図に示した第3P型部分
１５６を持つているから、従つて第2P型部分１
５４を有する第２３図に示したような第2Pチヤ
ンネルFET装置９０bPを形成する。
第２ゲート電極１０２を被つて並置された第2N
型部分１５５を持ち、そして第３拡散バー１６４
の上に並置された第３３図に示した第3P型部分
１５６を持つているから、従つて第2P型部分１
５４を有する第２３図に示したような第2Pチヤ
ンネルFET装置９０bPを形成する。
レーザでアニールされたシリコン２５の層は、
第３ゲート電極１０４を被つて並置された第3N
型部分１５７を持ち、そして第４拡散バー１６６
の上に並置された第３３図に示した第4P型部分
１５８を持つているから、従つて第3P型部分１
５６を有する第２３図に示したような第3Pチヤ
ンネルFET装置９０cPを形成する。
第３ゲート電極１０４を被つて並置された第3N
型部分１５７を持ち、そして第４拡散バー１６６
の上に並置された第３３図に示した第4P型部分
１５８を持つているから、従つて第3P型部分１
５６を有する第２３図に示したような第3Pチヤ
ンネルFET装置９０cPを形成する。
第1N＋拡散バー１６０は第３１図でOUTと記
された論理出力端子１１０に接続される。第４拡
散バー１６６はバイア・コンタクト１０１ｂによ
つて第３４図の接地用金属導体１０６に接続され
る。第２拡散バー１６２は第１のＮチヤンネル
FET９０aNのソース及び第２のＮチヤンネル
FET９０bNのドレインとして動作する。第３拡
散バー１６４は第２のＮチヤンネルFET９０bN
のソース及び第２のＮチヤンネルFET９０cNの
ドレインとして動作する。
された論理出力端子１１０に接続される。第４拡
散バー１６６はバイア・コンタクト１０１ｂによ
つて第３４図の接地用金属導体１０６に接続され
る。第２拡散バー１６２は第１のＮチヤンネル
FET９０aNのソース及び第２のＮチヤンネル
FET９０bNのドレインとして動作する。第３拡
散バー１６４は第２のＮチヤンネルFET９０bN
のソース及び第２のＮチヤンネルFET９０cNの
ドレインとして動作する。
レーザでアニールされたシリコン２５の層の第
1P＋部分１６８及び第3P＋部分１５６は論理出
力１１０へ接続され、そして第2P＋部分１５４
及び第4P＋部分１５８は夫々のコンタクト１０
１ａ及び１０１ｂによつて正電圧の金属ライン１
０８へ接続される。第２部分１５４は第1Pチヤ
ンネルFET９０aP及び第2PチヤンネルFET９０
bPの両方のソースとして動作する。第3P＋部分
１５６は第2PチヤンネルFET９０bP及び第3Pチ
ヤンネルFET９０cPの両方のドレインとして動
作する。
1P＋部分１６８及び第3P＋部分１５６は論理出
力１１０へ接続され、そして第2P＋部分１５４
及び第4P＋部分１５８は夫々のコンタクト１０
１ａ及び１０１ｂによつて正電圧の金属ライン１
０８へ接続される。第２部分１５４は第1Pチヤ
ンネルFET９０aP及び第2PチヤンネルFET９０
bPの両方のソースとして動作する。第3P＋部分
１５６は第2PチヤンネルFET９０bP及び第3Pチ
ヤンネルFET９０cPの両方のドレインとして動
作する。
結果としての積層CMOSFETのナンド集積回
路は第２２図に示された通常のCMOSナンド回
路よりも占めるスペースが小さい。事実、この面
積は通常のCMOSの３入力ナンド回路の面積よ
りも大きくはない。
路は第２２図に示された通常のCMOSナンド回
路よりも占めるスペースが小さい。事実、この面
積は通常のCMOSの３入力ナンド回路の面積よ
りも大きくはない。
ライン１６８を形成するドープされ、再結晶さ
れたシリコン層は第２４図の装置の相互接続も形
成することが出来るので、ゲート上の交差接続を
行う配線性の自由度が増加することは注意を要す
る。
れたシリコン層は第２４図の装置の相互接続も形
成することが出来るので、ゲート上の交差接続を
行う配線性の自由度が増加することは注意を要す
る。
第２５図は従来の技術の通常のCMOS装置中
に具体化されるノア論理回路機能のための通常の
CMOS回路１１２を示し、第２６図は積層
CMOS装置９０を使つて回路１１４中に具体化
された同じノア機能を示す。第２７図において、
FET装置９０ｄ，９０ｅ及び９０ｆは夫々入力
ゲート１１６，１１８及び１２０を持つている。
Ｎチヤンネル装置のソース１７２及び１７６は金
属コンタクト１１５ａ及び１１５ｂ、Ｎ＋領域を
通つて接地電位１２２に接続される。Ｎチヤンネ
ル装置のドレイン１７０及び１７４はアルミニウ
ム・コンタクト１１５ｃ，１１５ｄ及び１１５
ｅ，Ｐ＋領域を通つてＰチヤンネル装置７０dP
のドレイン１８４に共通に接続される。共通の接
続節、即ちＰチヤンネル装置９０dPのドレイン
１８４及びＮチヤンネル装置９０dN，９０eN及
び９０fNのドレイン１７０及び１７４は出力ラ
イン１２４になる。正の電位１２６は金属コンタ
クト１１５ｆとＰ＋領域を通つてＰチヤンネル装
置９０fPのドレイン１７８へのみ接続される。
に具体化されるノア論理回路機能のための通常の
CMOS回路１１２を示し、第２６図は積層
CMOS装置９０を使つて回路１１４中に具体化
された同じノア機能を示す。第２７図において、
FET装置９０ｄ，９０ｅ及び９０ｆは夫々入力
ゲート１１６，１１８及び１２０を持つている。
Ｎチヤンネル装置のソース１７２及び１７６は金
属コンタクト１１５ａ及び１１５ｂ、Ｎ＋領域を
通つて接地電位１２２に接続される。Ｎチヤンネ
ル装置のドレイン１７０及び１７４はアルミニウ
ム・コンタクト１１５ｃ，１１５ｄ及び１１５
ｅ，Ｐ＋領域を通つてＰチヤンネル装置７０dP
のドレイン１８４に共通に接続される。共通の接
続節、即ちＰチヤンネル装置９０dPのドレイン
１８４及びＮチヤンネル装置９０dN，９０eN及
び９０fNのドレイン１７０及び１７４は出力ラ
イン１２４になる。正の電位１２６は金属コンタ
クト１１５ｆとＰ＋領域を通つてＰチヤンネル装
置９０fPのドレイン１７８へのみ接続される。
第３５図乃至第３８図は第２７図に示されたノ
ア回路構造の複合レイアウトの４つの素子レベル
を示す。第３５図は基体中のＮ＋拡散層である第
１の層、即ち最下位の層を表わす。第３６図はノ
ア回路のためのゲート酸化被膜及び多結晶シリコ
ン・ゲートの形を示す第２層を示している。第３
７図はＰ＋領域を示すレーザ・アニール・シリコ
ン層である第３層を示す。第３７図は金属の相互
接続線を含む第４層、即ち最上層を示す。
ア回路構造の複合レイアウトの４つの素子レベル
を示す。第３５図は基体中のＮ＋拡散層である第
１の層、即ち最下位の層を表わす。第３６図はノ
ア回路のためのゲート酸化被膜及び多結晶シリコ
ン・ゲートの形を示す第２層を示している。第３
７図はＰ＋領域を示すレーザ・アニール・シリコ
ン層である第３層を示す。第３７図は金属の相互
接続線を含む第４層、即ち最上層を示す。
積層CMOSの３入力ノア集積回路は第３Ｂ図
のＰ型シリコン基体１９中のＮ型導電性の第３Ｂ
図の拡散層１７に対応する第３５図の第１拡散バ
ー１７０を含んでいる。第３５図の第２拡散バー
１７２は第３Ｂ図の拡散層１６に対応し且つ基体
中のＮ型導電性のものであり、そして第１拡散バ
ー１７０と離隔され平行関係に配置されているの
で、第３Ｂ図の領域２７に対応する第1Nチヤン
ネル領域１７１をその間に形成する。
のＰ型シリコン基体１９中のＮ型導電性の第３Ｂ
図の拡散層１７に対応する第３５図の第１拡散バ
ー１７０を含んでいる。第３５図の第２拡散バー
１７２は第３Ｂ図の拡散層１６に対応し且つ基体
中のＮ型導電性のものであり、そして第１拡散バ
ー１７０と離隔され平行関係に配置されているの
で、第３Ｂ図の領域２７に対応する第1Nチヤン
ネル領域１７１をその間に形成する。
第３５図の第３拡散バー１７４は基体のＮ型導
電性のものであり、且つ第２拡散バー１７２と離
隔され、平行関係に位置されているので、第2N
チヤンネル領域１７３をその間に形成する。第３
５図の第４拡散バー１７６は基体中のＮ型導電性
のものであり、且つ第３拡散バー１７４と離隔さ
れ平行関係に配置されているので第3Nチヤンネ
ル領域１７５をその間に形成する。
電性のものであり、且つ第２拡散バー１７２と離
隔され、平行関係に位置されているので、第2N
チヤンネル領域１７３をその間に形成する。第３
５図の第４拡散バー１７６は基体中のＮ型導電性
のものであり、且つ第３拡散バー１７４と離隔さ
れ平行関係に配置されているので第3Nチヤンネ
ル領域１７５をその間に形成する。
第３６図の第１論理入力ゲート電極１２０は第
３Ｂ図の電極１５に対応し、且つ第３Ｂ図の絶縁
層２２によつて被われている第1Nチヤンネル領
域１７１の上に並置されているので第1Nチヤン
ネル領域１７１で第1NチヤンネルFET装置９０
fNを形成する。
３Ｂ図の電極１５に対応し、且つ第３Ｂ図の絶縁
層２２によつて被われている第1Nチヤンネル領
域１７１の上に並置されているので第1Nチヤン
ネル領域１７１で第1NチヤンネルFET装置９０
fNを形成する。
第３６図の第２論理入力ゲート電極１１８は絶
縁層２２により被われている第2Nチヤンネル領
域１７３の上に並置されているので、第1Nチヤ
ンネル領域１７３と共に第2NチヤンネルFET装
置９０eNを形成する。
縁層２２により被われている第2Nチヤンネル領
域１７３の上に並置されているので、第1Nチヤ
ンネル領域１７３と共に第2NチヤンネルFET装
置９０eNを形成する。
第３６図の第３論理入力ゲート電極１１６は絶
縁層２２により被われている第3Nチヤンネル領
域１７５の上に並置されているので、第3Nチヤ
ンネル領域１７５と共に第3NチヤンネルFET装
置９０dNを形成する。
縁層２２により被われている第3Nチヤンネル領
域１７５の上に並置されているので、第3Nチヤ
ンネル領域１７５と共に第3NチヤンネルFET装
置９０dNを形成する。
第３Ｂ図のレーザ・アニール・シリコン２５の
層は第３Ｂ図の部分２０に対応する第３７図の第
1N型部分１７９を有し第１ゲート電極１２０の
並置部分をカバーし、そして更にその層は第３Ｂ
図の部分１４に対応する第３７図の第1P型部分
１７８を有し、そのＰ型部分は第１拡散バー１７
０の上に並置され、そして更にその層は第３Ｂ図
の部分１３に対応する第３７図の第2P型部分１
８０を有し、部分１８０は第２拡散バー１７２の
上に並置されるので、第1PチヤンネルFET装置
９０fPを形成する。
層は第３Ｂ図の部分２０に対応する第３７図の第
1N型部分１７９を有し第１ゲート電極１２０の
並置部分をカバーし、そして更にその層は第３Ｂ
図の部分１４に対応する第３７図の第1P型部分
１７８を有し、そのＰ型部分は第１拡散バー１７
０の上に並置され、そして更にその層は第３Ｂ図
の部分１３に対応する第３７図の第2P型部分１
８０を有し、部分１８０は第２拡散バー１７２の
上に並置されるので、第1PチヤンネルFET装置
９０fPを形成する。
レーザ・アニール・シリコン２５の層は第２ゲ
ート電極１１８の並置部分を被う第３５図の第
2N型部分１８１を有し、且つ第３拡散バー１７
４の上に並置された第3P型部分１８２を有する
ので、第2P型部分１８０と共に第2Pチヤンネル
FET装置９０ePを形成する。
ート電極１１８の並置部分を被う第３５図の第
2N型部分１８１を有し、且つ第３拡散バー１７
４の上に並置された第3P型部分１８２を有する
ので、第2P型部分１８０と共に第2Pチヤンネル
FET装置９０ePを形成する。
レーザ・アニール・シリコン２５の層は第３ゲ
ート電極１１６の並置部分を被う第３７図の第
3N型部分１８３を有し、且つ第４拡散バー１７
６の上に並置された第4P型部分１８４を有する
ので、第3P型部分１８２と共に第3Pチヤンネル
FET装置装置９０dPを形成する。
ート電極１１６の並置部分を被う第３７図の第
3N型部分１８３を有し、且つ第４拡散バー１７
６の上に並置された第4P型部分１８４を有する
ので、第3P型部分１８２と共に第3Pチヤンネル
FET装置装置９０dPを形成する。
第１拡散バー１７０は論理出力端子１２４に接
続される。第４拡散バー１７６の第３８図の接地
金属ライン１２２へ第３５図のコンタクト１１５
ｂによつて接続される。第２拡散バー１７２は接
地金属ライン１２２に接続され、そして第1Nチ
ヤンネルFET装置９０fNのソースとして且つ第
2NチヤンネルFET装置９０eNのソースとして動
作する。第３拡散バー１７４はコンタクト１１５
ｄ、金属ライン１８６及びコンタクト１１５ｅに
よつて出力端子１２４へ接続され且つそれは第
2NチヤンネルFET装置９０eNのドレインとして
動作する。
続される。第４拡散バー１７６の第３８図の接地
金属ライン１２２へ第３５図のコンタクト１１５
ｂによつて接続される。第２拡散バー１７２は接
地金属ライン１２２に接続され、そして第1Nチ
ヤンネルFET装置９０fNのソースとして且つ第
2NチヤンネルFET装置９０eNのソースとして動
作する。第３拡散バー１７４はコンタクト１１５
ｄ、金属ライン１８６及びコンタクト１１５ｅに
よつて出力端子１２４へ接続され且つそれは第
2NチヤンネルFET装置９０eNのドレインとして
動作する。
レーザ・アニール・シリコン２５の層及び第
4P型部分１８４はコンタクト１１５ｃ、金属ラ
イン１８６及びコンタクト１１５ｅによつて論理
出力１２４に接続される。第1P型部分１７８は
コンタクト１１５ｆによつて正の電位の金属ライ
ン１２６に接続され、そして第1Pチヤンネル
FET装置９０fPのソースとして動作する。第2P
型部分１８０は第1PチヤンネルFET装置９０fP
のドレインとして、そして第2PチヤンネルFET
装置９０ePのためのソースとして動作する。シ
リコン層２５の第4P型部分１８４は第3Pチヤン
ネルFET装置９０dPのドレインとして動作する。
4P型部分１８４はコンタクト１１５ｃ、金属ラ
イン１８６及びコンタクト１１５ｅによつて論理
出力１２４に接続される。第1P型部分１７８は
コンタクト１１５ｆによつて正の電位の金属ライ
ン１２６に接続され、そして第1Pチヤンネル
FET装置９０fPのソースとして動作する。第2P
型部分１８０は第1PチヤンネルFET装置９０fP
のドレインとして、そして第2PチヤンネルFET
装置９０ePのためのソースとして動作する。シ
リコン層２５の第4P型部分１８４は第3Pチヤン
ネルFET装置９０dPのドレインとして動作する。
３入力ノア論理機能１１４により占められる面
積はＮチヤンネル及びＰチヤンネル装置の間に必
要とされるアイソレーシヨンによつて従来技術で
必要とされたであろう面積を実質的に減少してい
ることは第２７図から判るであろう。
積はＮチヤンネル及びＰチヤンネル装置の間に必
要とされるアイソレーシヨンによつて従来技術で
必要とされたであろう面積を実質的に減少してい
ることは第２７図から判るであろう。
第２８図は従来の技述の通常のCMOS装置回
路１２８で具体化された排他的オア機能のための
通常の電気回路図を示している。第２９図は積層
CMOS装置９０を使用して回路１３０に具体化
された同じ排他的オア回路を示している。第３０
図は第２９図に示された回路１３０の実際のレイ
アウトの平面図である。Ｐ＋またはＮ＋電極も又
装置から装置を接続するために使うことが出来、
例えばＮチヤンネル装置９０ｊのドレインと、Ｐ
チヤンネル装置９０のドレインとはＰ＋領域を介
してＮ＋コンタクト１３１ａに接続される。この
接続点はＰ＋電極１３１ｂ及びＮ＋コンタクト１
３１ｃとＰ＋領域を経てＮチヤンネル装置９０ｋ
のドレインに接続される。他の装置間の接続は第
３０図に示されたような排他的オア機能を完成す
るためにＮ＋領域、またはＰ＋領域、または金属
電極を使つて行われる。
路１２８で具体化された排他的オア機能のための
通常の電気回路図を示している。第２９図は積層
CMOS装置９０を使用して回路１３０に具体化
された同じ排他的オア回路を示している。第３０
図は第２９図に示された回路１３０の実際のレイ
アウトの平面図である。Ｐ＋またはＮ＋電極も又
装置から装置を接続するために使うことが出来、
例えばＮチヤンネル装置９０ｊのドレインと、Ｐ
チヤンネル装置９０のドレインとはＰ＋領域を介
してＮ＋コンタクト１３１ａに接続される。この
接続点はＰ＋電極１３１ｂ及びＮ＋コンタクト１
３１ｃとＰ＋領域を経てＮチヤンネル装置９０ｋ
のドレインに接続される。他の装置間の接続は第
３０図に示されたような排他的オア機能を完成す
るためにＮ＋領域、またはＰ＋領域、または金属
電極を使つて行われる。
通常のCMOS回路のために本発明の積層
CMOS装置を使用して開示した方法を具体化す
ることによつて回路密度が非常に改良されること
が判る。
CMOS装置を使用して開示した方法を具体化す
ることによつて回路密度が非常に改良されること
が判る。
第２１図の回路図に示されている積層CMOS
フリツプ・フロツプは第３９図の複合レイアウト
に示されている。第４０図は第３９図の複合体構
造の第１の層、即ち最下位の層を示しフリツプ・
フロツプ回路の基板のＮ＋拡散層を示す。第４１
図はフリツプ・フロツプ回路のためのゲート薄膜
酸化物及び多結晶シリコンの形を示す第３９図の
複合体における第２層を示す。第４２図はフリツ
プ・フロツプ回路のＰ＋領域を有するレーザ・ア
ニール・シリコン層である第３層を示す。第４３
図は第３９図の複合体の第４層、即ち最上位の素
子層を示し、フリツプ・フロツプ回路のための金
属の相互接続線を示している。
フリツプ・フロツプは第３９図の複合レイアウト
に示されている。第４０図は第３９図の複合体構
造の第１の層、即ち最下位の層を示しフリツプ・
フロツプ回路の基板のＮ＋拡散層を示す。第４１
図はフリツプ・フロツプ回路のためのゲート薄膜
酸化物及び多結晶シリコンの形を示す第３９図の
複合体における第２層を示す。第４２図はフリツ
プ・フロツプ回路のＰ＋領域を有するレーザ・ア
ニール・シリコン層である第３層を示す。第４３
図は第３９図の複合体の第４層、即ち最上位の素
子層を示し、フリツプ・フロツプ回路のための金
属の相互接続線を示している。
積層CMOSフリツプ・フロツプ集積回路は、
第３Ｂ図のＰ型シリコン基体１９中のＮ型導電性
の拡散層１６に対応する第４０図の第１拡散バー
２００を含んでいる。第３Ｂ図のＮ型拡散層１７
に対応する第４０図の第２拡散バー２０２はＰ型
基体中のＮ型導電性のものであり、且つ第１拡散
バー２００と離隔され、平行関係に配置されるの
で、第３Ｂ図のＮチヤンネル領域２７に対応する
第４０図の第1Nチヤンネル領域２０１をその間
に形成する。第４０図の第３拡散バー２０４は基
体中のＮ型導電性のものであり、且つ第２拡散バ
ー２０２と離隔され、平行関係に配置されるの
で、第４０図の第2Nチヤンネル領域２０３をそ
の間に形成する。
第３Ｂ図のＰ型シリコン基体１９中のＮ型導電性
の拡散層１６に対応する第４０図の第１拡散バー
２００を含んでいる。第３Ｂ図のＮ型拡散層１７
に対応する第４０図の第２拡散バー２０２はＰ型
基体中のＮ型導電性のものであり、且つ第１拡散
バー２００と離隔され、平行関係に配置されるの
で、第３Ｂ図のＮチヤンネル領域２７に対応する
第４０図の第1Nチヤンネル領域２０１をその間
に形成する。第４０図の第３拡散バー２０４は基
体中のＮ型導電性のものであり、且つ第２拡散バ
ー２０２と離隔され、平行関係に配置されるの
で、第４０図の第2Nチヤンネル領域２０３をそ
の間に形成する。
第３Ｂ図のゲート電極１５に対応する第４１図
の第１の論理入力ゲート電極２０６は、第1Nチ
ヤンネルFET装置９０lNを形成するために、第
３Ｂ図の絶縁層２２に対応する絶縁層によつて被
われている第1Nチヤンネル領域２０１の上に並
置される。
の第１の論理入力ゲート電極２０６は、第1Nチ
ヤンネルFET装置９０lNを形成するために、第
３Ｂ図の絶縁層２２に対応する絶縁層によつて被
われている第1Nチヤンネル領域２０１の上に並
置される。
第４１図の第２論理入力ゲート電極２０８は、
第2NチヤンネルFET装置９０mNを形成するた
めに、絶縁層によつて被われている第2Nチヤン
ネル領域２０３の上に並置される。
第2NチヤンネルFET装置９０mNを形成するた
めに、絶縁層によつて被われている第2Nチヤン
ネル領域２０３の上に並置される。
第３９図乃至第４２図を参照して説明を続ける
と、第３Ｂ図の２５に相当するレーザ・アニー
ル・シリコン層は、第１ゲート電極２０６を被う
第３Ｂ図のＮ型部分２０に対応する第４２図の第
1N型部分２１９と、第１拡散バー２００の上に
隣接されている第３Ｂ図のＰ型部分１４に対応す
る第４２図の第1P型部分２１８と、第２拡散バ
ー２０２の上に隣接されている第３Ｂ図のＰ型部
分１３に対応する第４２図の第2P型部分２２０
とを有しており、その結果、第1Pチヤンネル装
置９０Ｐが形成される。
と、第３Ｂ図の２５に相当するレーザ・アニー
ル・シリコン層は、第１ゲート電極２０６を被う
第３Ｂ図のＮ型部分２０に対応する第４２図の第
1N型部分２１９と、第１拡散バー２００の上に
隣接されている第３Ｂ図のＰ型部分１４に対応す
る第４２図の第1P型部分２１８と、第２拡散バ
ー２０２の上に隣接されている第３Ｂ図のＰ型部
分１３に対応する第４２図の第2P型部分２２０
とを有しており、その結果、第1Pチヤンネル装
置９０Ｐが形成される。
同様に、シリコン層２５は第２ゲート電極２０
８の並置部分を被う第４２図の第2N型部分２２
１と、更に、第３拡散バー２０４に隣接されてい
る第４２図の第3P型部分２２２を有しているの
で、第2P型部分２２０によつて第2Pチヤンネル
FET装置90mPを形成する。
８の並置部分を被う第４２図の第2N型部分２２
１と、更に、第３拡散バー２０４に隣接されてい
る第４２図の第3P型部分２２２を有しているの
で、第2P型部分２２０によつて第2Pチヤンネル
FET装置90mPを形成する。
第１拡散バー２００は第１論理出力端子２０５
に接続される。第２拡散バー２０２はコンタクト
４０１によつて接地電位２２６に接続される。第
３拡散バー２０４は第２論理出力端子２０７に接
続される。第２拡散バー２０２は第1Nチヤンネ
ルFET装置９０lNのソースとして、且つ第2Nチ
ヤンネルFET装置90mNのソースとして動作す
る。
に接続される。第２拡散バー２０２はコンタクト
４０１によつて接地電位２２６に接続される。第
３拡散バー２０４は第２論理出力端子２０７に接
続される。第２拡散バー２０２は第1Nチヤンネ
ルFET装置９０lNのソースとして、且つ第2Nチ
ヤンネルFET装置90mNのソースとして動作す
る。
第2P型部分２２０は第1PチヤンネルFET装置
９０lP及び第2PチヤンネルFET装置９０mPの両
方のためのソースとして動作するようにコンタク
ト４００を通ることによつて正電位の金属ライン
２２４に接続される。第１拡散バー２００はコン
タクト４０４を通ることにより、第1P型部分２
１８に接続される。第１拡散バー２０４はコンタ
クト４０５を通ることにより第3P型部分２２２
に接続される。
９０lP及び第2PチヤンネルFET装置９０mPの両
方のためのソースとして動作するようにコンタク
ト４００を通ることによつて正電位の金属ライン
２２４に接続される。第１拡散バー２００はコン
タクト４０４を通ることにより、第1P型部分２
１８に接続される。第１拡散バー２０４はコンタ
クト４０５を通ることにより第3P型部分２２２
に接続される。
第１ゲート電極２０６はコンタクト２１０、金
属ライン４０３及びコンタクト２１６を通ること
により第3P型部分２２２に接続される。第２の
ゲート電極２０８はコンタクト２１２、金属ライ
ン４０２及びコンタクト２１４を通ることにより
第1P型部分２１８に接続される。
属ライン４０３及びコンタクト２１６を通ること
により第3P型部分２２２に接続される。第２の
ゲート電極２０８はコンタクト２１２、金属ライ
ン４０２及びコンタクト２１４を通ることにより
第1P型部分２１８に接続される。
このようにして、小さな面積を持つたフリツ
プ・フロツプ回路が得られる。
プ・フロツプ回路が得られる。
Ｅ 発明の効果
本発明の積層構造の相補型FET装置の製造方
法は、従来のCMOSFET装置に比べて半導体基
体に占める面積が小さいので、回路密度の小さい
FET装置を与え、しかもゲート電極で自己整置
することが出来るから大規模集積回路の製造に好
適な方法である。
法は、従来のCMOSFET装置に比べて半導体基
体に占める面積が小さいので、回路密度の小さい
FET装置を与え、しかもゲート電極で自己整置
することが出来るから大規模集積回路の製造に好
適な方法である。
第１図は従来のCMOSインバータの電気的回
路図、第２図は積層CMOSインバータの電気的
回路図、第３Ａ図はＰチヤンネル装置のドレイン
がＮチヤンネル装置のドレインに接続されている
積層CMOS装置の断面図、第３Ｂ図はＰチヤン
ネル装置のレーザ・アニール・シリコン（LAS）
層がＮチヤンネル装置を含む基体から物理的に離
隔されている積層CMOS装置の断面図、第４図
乃至第１７図は積層CMOS装置を製造するため
の本発明の製造工程を説明するための図、第１８
Ａ図は第３Ａ図の積層CMOS装置の平面図、第
１８Ｂ図は第３Ｂ図の積層CMOS装置の平面図、
第１９図は積層CMOS装置を５端子装置として
示した回路図、第２０図は通常のフリツプ・フロ
ツプ回路を示す回路図、第２１図は積層CMOS
装置に埋込まれたフリツプ・フロツプ回路を示す
回路図、第２２図は従来のCMOS装置に埋込ま
れた３入力のナンド・ロジツク機能を持つ電気回
路図、第２３図は積層CMOS装置に埋込まれた
３入力のナンド・ロジツク機能を持つ電気回路
図、第２４図は第２３図に示した回路の物理的な
レイアウトを示す図、第２５図は従来のCMOS
装置に埋込まれた通常のノア・ロジツク機能を持
つ電気回路図、第２６図は積層CMOS装置に埋
込まれた３入力のノア・ロジツク機能を持つ電気
回路図、第２７図は第２６図に示した回路の物理
的なレイアウトを示す図、第２８図は従来の
CMOS装置に埋込まれた通常の排他的オア・ロ
ジツク機能を持つ電気回路図、第２９図は積層
CMOS装置に埋込まれた排他的オア・ロジツク
機能を持つ電気回路図、第３０図は第２９図の回
路の物理的なレイアウトを示す図、第３１図は第
２４図に示したナンド回路の複合的な構造中の最
下層であつて、基体中のＮ＋拡散層を示す図、第
３２図は第２４図に示したナンド回路の複合的な
構造中の第２層であつて、薄い酸化膜ゲート及び
多結晶シリコン・ゲートの形状を示す図、第３３
図は、第２４図に示したナンド回路の複合的な構
造中の第３層であつて、Ｐ＋領域を有するレーザ
でアニールされたシリコン層を示す図、第３４図
は第２４図に示したナンド回路の複合的な構造中
の第４層、即ち最上層であつて、相互製造用の金
属ラインを示す図、第３５図は第２７図に示した
ノア回路の複合構造の最下層、即ち第１層であつ
て、Ｎ＋拡散層を有する基体を示す図、第３６図
は第２７図に示したノア回路の複合構造の第２層
であつて、薄い酸化膜ゲート及び多結晶シリコ
ン・ゲートの形状を示す図、第３７図は第２７図
に示したノア回路の複合構造の第３層であつて、
Ｐ＋領域を有するレーザでアニールされたシリコ
ン層を示す図、第３８図は第２７図に示したノア
回路の複合構造の最上層、即ち第４層であつて、
相互接続用の金属ラインを示す図、第３９図は第
２１図に示したフリツプ・フロツプ回路の複合構
造を示す平面図、第４０図は第３９図の構造の最
下層であつて、基体の拡散層を示す図、第４１図
は第３９図の構造の酸化膜ゲート及び多結晶シリ
コン層を示す図、第４２図は第３９図の構造のレ
ーザでアニールされたシリコン層を示す図、第４
３図は第３９図の構造の最上層である相互接続用
の金属層を示す図である。 １……積層CMOSFET装置、４……Ｎチヤン
ネルFET装置、６……ＰチヤンネルFET装置、
１３……ＰチヤンネルFETのドレイン領域、１
４……ＰチヤンネルFETのソース領域、１５，
５０……多結晶シリコン（ゲート電極）、１６，
６０……Ｎ＋拡散層（ソース領域）、１７，６２
……Ｎ＋拡散層（ドレイン領域）、１９，７８…
…Ｐ型導電性半導体基体、２２，５４……二酸化
シリコン層、２４，５８，６３……第２の絶縁
層、２５，６５……レーザ・アニール・シリコン
層−LAS（多結晶シリコン層）、２７……Ｎチヤ
ンネルFETのチヤンネル領域、５８……燐珪酸
ガラス層、６３……エツジ酸化層。
路図、第２図は積層CMOSインバータの電気的
回路図、第３Ａ図はＰチヤンネル装置のドレイン
がＮチヤンネル装置のドレインに接続されている
積層CMOS装置の断面図、第３Ｂ図はＰチヤン
ネル装置のレーザ・アニール・シリコン（LAS）
層がＮチヤンネル装置を含む基体から物理的に離
隔されている積層CMOS装置の断面図、第４図
乃至第１７図は積層CMOS装置を製造するため
の本発明の製造工程を説明するための図、第１８
Ａ図は第３Ａ図の積層CMOS装置の平面図、第
１８Ｂ図は第３Ｂ図の積層CMOS装置の平面図、
第１９図は積層CMOS装置を５端子装置として
示した回路図、第２０図は通常のフリツプ・フロ
ツプ回路を示す回路図、第２１図は積層CMOS
装置に埋込まれたフリツプ・フロツプ回路を示す
回路図、第２２図は従来のCMOS装置に埋込ま
れた３入力のナンド・ロジツク機能を持つ電気回
路図、第２３図は積層CMOS装置に埋込まれた
３入力のナンド・ロジツク機能を持つ電気回路
図、第２４図は第２３図に示した回路の物理的な
レイアウトを示す図、第２５図は従来のCMOS
装置に埋込まれた通常のノア・ロジツク機能を持
つ電気回路図、第２６図は積層CMOS装置に埋
込まれた３入力のノア・ロジツク機能を持つ電気
回路図、第２７図は第２６図に示した回路の物理
的なレイアウトを示す図、第２８図は従来の
CMOS装置に埋込まれた通常の排他的オア・ロ
ジツク機能を持つ電気回路図、第２９図は積層
CMOS装置に埋込まれた排他的オア・ロジツク
機能を持つ電気回路図、第３０図は第２９図の回
路の物理的なレイアウトを示す図、第３１図は第
２４図に示したナンド回路の複合的な構造中の最
下層であつて、基体中のＮ＋拡散層を示す図、第
３２図は第２４図に示したナンド回路の複合的な
構造中の第２層であつて、薄い酸化膜ゲート及び
多結晶シリコン・ゲートの形状を示す図、第３３
図は、第２４図に示したナンド回路の複合的な構
造中の第３層であつて、Ｐ＋領域を有するレーザ
でアニールされたシリコン層を示す図、第３４図
は第２４図に示したナンド回路の複合的な構造中
の第４層、即ち最上層であつて、相互製造用の金
属ラインを示す図、第３５図は第２７図に示した
ノア回路の複合構造の最下層、即ち第１層であつ
て、Ｎ＋拡散層を有する基体を示す図、第３６図
は第２７図に示したノア回路の複合構造の第２層
であつて、薄い酸化膜ゲート及び多結晶シリコ
ン・ゲートの形状を示す図、第３７図は第２７図
に示したノア回路の複合構造の第３層であつて、
Ｐ＋領域を有するレーザでアニールされたシリコ
ン層を示す図、第３８図は第２７図に示したノア
回路の複合構造の最上層、即ち第４層であつて、
相互接続用の金属ラインを示す図、第３９図は第
２１図に示したフリツプ・フロツプ回路の複合構
造を示す平面図、第４０図は第３９図の構造の最
下層であつて、基体の拡散層を示す図、第４１図
は第３９図の構造の酸化膜ゲート及び多結晶シリ
コン層を示す図、第４２図は第３９図の構造のレ
ーザでアニールされたシリコン層を示す図、第４
３図は第３９図の構造の最上層である相互接続用
の金属層を示す図である。 １……積層CMOSFET装置、４……Ｎチヤン
ネルFET装置、６……ＰチヤンネルFET装置、
１３……ＰチヤンネルFETのドレイン領域、１
４……ＰチヤンネルFETのソース領域、１５，
５０……多結晶シリコン（ゲート電極）、１６，
６０……Ｎ＋拡散層（ソース領域）、１７，６２
……Ｎ＋拡散層（ドレイン領域）、１９，７８…
…Ｐ型導電性半導体基体、２２，５４……二酸化
シリコン層、２４，５８，６３……第２の絶縁
層、２５，６５……レーザ・アニール・シリコン
層−LAS（多結晶シリコン層）、２７……Ｎチヤ
ンネルFETのチヤンネル領域、５８……燐珪酸
ガラス層、６３……エツジ酸化層。
Claims (1)
- 【特許請求の範囲】 １ ゲート電極を共有する積層された相補型電界
効果トランジスタ装置を製造する方法において、 ソース領域の拡散層及びドレイン領域の拡散層
を有する単結晶シリコン基体の表面上に形成され
たＮチヤンネルFET装置のゲート電極の上面に
燐珪酸ガラス層をデポジツトすることと、 Ｐ型多結晶シリコン層が上記ソース領域の拡散
層及び上記ドレイン領域の拡散層の上方に延び、
且つ上記ＮチヤンネルFET装置の上記単結晶シ
リコン基体の表面の上のドレイン領域の拡散層に
物理的に接触するように、上記Ｐ型多結晶シリコ
ン層を上記燐珪酸ガラス層上にデポジツトするこ
とと、 冷却した時に、上記単結晶半導体基体の結晶格
子方向へエピタキシヤルに再方向付けられた結晶
格子方向を有する単結晶シリコン構造を持つよう
に、上記基体と接触する部分を含んで上記多結晶
シリコン層を再結晶温度に加熱することと、 上記ゲート電極と自己整置され且つ上記ゲート
電極に隣接したＮ型領域を形成するため、上記燐
珪酸ガラス層から燐原子を上記シリコン層中へ上
方に拡散させるように上記燐珪酸ガラス層を加熱
することと、 から成る電界効果トランジスタの製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26500181A | 1981-05-19 | 1981-05-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57192081A JPS57192081A (en) | 1982-11-26 |
| JPH0325949B2 true JPH0325949B2 (ja) | 1991-04-09 |
Family
ID=23008538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204543A Granted JPS57192081A (en) | 1981-05-19 | 1981-12-19 | Field effect transistor unit |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0066068B1 (ja) |
| JP (1) | JPS57192081A (ja) |
| DE (1) | DE3279194D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3321494A1 (de) * | 1983-06-14 | 1984-12-20 | Siemens AG, 1000 Berlin und 8000 München | Dreidimensionale mos-inverter-anordnung fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung |
| US4488348A (en) * | 1983-06-15 | 1984-12-18 | Hewlett-Packard Company | Method for making a self-aligned vertically stacked gate MOS device |
| CA1197628A (en) * | 1984-01-05 | 1985-12-03 | Thomas W. Macelwee | Fabrication of stacked mos devices |
| CA1206273A (en) * | 1984-09-21 | 1986-06-17 | Iain D. Calder | Vertically integrated cmos logic gate |
| EP0248266A3 (de) * | 1986-06-06 | 1990-04-25 | Siemens Aktiengesellschaft | Logikschaltung mit einer Mehrzahl von zueinander komplementären Feldeffekttransistoren |
| EP0248267A3 (de) * | 1986-06-06 | 1990-04-25 | Siemens Aktiengesellschaft | Monolithisch integrierte Schaltung mit zueinander parallelen Schaltungszweigen |
| JP2578417B2 (ja) * | 1986-12-18 | 1997-02-05 | 富士通株式会社 | 電界効果型トランジスタの製造方法 |
| JPS63305547A (ja) * | 1987-06-05 | 1988-12-13 | Fuji Electric Co Ltd | 相補型半導体装置 |
| CN114937695B (zh) * | 2022-07-25 | 2022-10-21 | 北京芯可鉴科技有限公司 | 双沟道ldmos器件及其制备方法以及芯片 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105389A (en) * | 1977-02-25 | 1978-09-13 | Oki Electric Ind Co Ltd | Manufacture for insulating gate type semiconductor integrated circuit |
| JPS57145361A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Semiconductor integrated circuit device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3356858A (en) * | 1963-06-18 | 1967-12-05 | Fairchild Camera Instr Co | Low stand-by power complementary field effect circuitry |
| US3585088A (en) * | 1968-10-18 | 1971-06-15 | Ibm | Methods of producing single crystals on supporting substrates |
| US4124807A (en) * | 1976-09-14 | 1978-11-07 | Solid State Scientific Inc. | Bistable semiconductor flip-flop having a high resistance feedback |
-
1981
- 1981-12-19 JP JP56204543A patent/JPS57192081A/ja active Granted
-
1982
- 1982-04-15 DE DE8282103172T patent/DE3279194D1/de not_active Expired
- 1982-04-15 EP EP82103172A patent/EP0066068B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105389A (en) * | 1977-02-25 | 1978-09-13 | Oki Electric Ind Co Ltd | Manufacture for insulating gate type semiconductor integrated circuit |
| JPS57145361A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57192081A (en) | 1982-11-26 |
| DE3279194D1 (en) | 1988-12-08 |
| EP0066068A3 (en) | 1985-09-18 |
| EP0066068A2 (en) | 1982-12-08 |
| EP0066068B1 (en) | 1988-11-02 |
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