DE3321494A1 - Dreidimensionale mos-inverter-anordnung fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung - Google Patents
Dreidimensionale mos-inverter-anordnung fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellungInfo
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Description
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen Berlin und München VPA
83 P
Dreidimensionale MOS-Inverter-Anordnung für integrierte
Halbleiterschaltunqen und Verfahren zu ihrer Herstellung.
Die Patentanmeldung bezieht sich auf eine dreidimensionale MOS-Inverter-Anordnung für integrierte Halbleiterschaltungen
mit in einem, mit Feldoxidbereichen versehenen Siliziumsubstrat erzeugten Source/Drain-Zonen eines ersten
Transistors mit einer Gateelektrode aus einer ersten dotierten Polysiliziumschicht, die von der Oberfläche des
Siliziumsubstrats durch eine erste Isolationsschicht getrennt und selbstjustierend über den Source/Drain-Zonen
des ersten Transistors angeordnet ist und mit einer, direkt über der, die Gateelektrode bildenden ersten Polysiliziumschicht
angeordneten, von der Gateelektrode und den Source/Drain-Zonen des ersten Transistors durch eine
zweite Isolationsschicht getrennten zweiten Polysiliziumschicht, in der die Source/Drain-Zonen des zweiten, zum
ersten Transistor entgegengesetzten Leitungstyp aufweisenden Transistors erzeugt sind, und bei der die Gateelektrode
des ersten Transistors gleich die Gateelektrode des zweiten Transistors bildet, sowie Verfahren zu ihrer
Herstellung.
Eine dreidimensionale MOS-Inverter-Anordnung der eingangs genannten Art ist aus einem Aufsatz von J. P. Colinge,
E. Demoulin und M. Lobet aus dem IEEE Transactions on Electron Devices, Vol. ED-29, No. 4, April 1982, auf den
Seiten 585 bis 589/ insbesondere der Figur 1, zu entnehmen.
Solche gestapelten Tränsistoranordnungen dienen als Logik- und Speicherbausteine hoher Integrationsdichte für
Edt 1 Plr/30.5.1983
•schnelle Anwendungen. Bei der bekannten Anordnung ist die
Anwendung als schneller Schalter wegen der noch vorhandenen großen Überlappungskapazitäten zwischen Gate und
Drain bzw. Source nicht optimal gelöst. 5
Das gleiche gilt auch für die Anordnung, in der in Kreuzform
gestapelte MOS-Transistoren in CMOS-Bauweise vorliegen, die aus dem Aufsatz von J. F. Gibbons et al. aus dem
IEEE Electron Device Letters, Vol. EDL-3, No. 8, August 1982, auf den Seiten 191 bis 193, insbesondere Figur 1,
zu entnehmen ist. Bei dieser Anordnung werden getrennte Gate-Elektroden für die Transistoren verwendet. Auch hier
werden aktive Bereiche des zweiten Transistors der Anordnung durch Laserausheilen der polykristallinen Siliziumschichten
rekristallisiert.
Die Aufgabe, die der Erfindung zugrundeliegt, besteht in einer weiteren Erhöhung der Packungsdichte (10 Transistoren/Chip)
und in einer weiteren Verkleinerung der Überlappungskapazitäten der Anordnungen zur Erhöhung der
Schaltgeschwindigkeiten. Weiterhin ist es Aufgabe der Erfindung, Verfahren zur Herstellung dieser Anordnungen anzugeben,
welche möglichst einfach durchführbar sind, das heißt, bei denen maskenaufwendige Verfahrensschritte, die
eine hohe Genauigkeit bei der Justierung erfordern, vermeidbar sind.
Die erfindungsgemäße Aufgabe wird durch eine dreidimensionale MOS-Inverter-Anordnung der eingangs genannten Art
dadurch gelöst, daß die zwischen der die Ga.teelektrode bildenden ersten Polysiliziumschicht und der zweiten
Polysiliziumschicht liegende zweite Isolationsschicht so ausgebildet ist, daß sie im Bereich über der Gateelektrode
eine geringere Schichtdicke aufweist als in den Bereichen unter den Source/Drain-Zonen des zweiten (oberen)
Transistors.
""""' 332149A
- 9 - VPA 83 P H O 9 DE
Es liegt im Rahmen der Erfindung, daß die Schichtdicke
der zweiten Isolationsschicht über den Source/Drain Zonen des ersten Transistors zumindest im Randbereich der Gateelektrode
der Schichtdicke der ersten Polysiliziumschicht angepaßt ist, wobei gemäß einem besonders günstigen Ausführungsbeispiel
nach der Lehre der Erfindung die aus der ersten Polysiliziumschicht bestehende Gateelektrode, bezogen
auf die Ebene der Substratoberfläche, senkrechte Kanten aufweist und sich die zweite Isolationsschicht von
den Kanten der Gateelektrode aus über die Source/Drain-Zonen des ersten Transistors soweit erstreckt als es
ihrer Schichtdicke entspricht.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Wachfolgend soll die Herstellung der erfindungsgemäßen
Anordnung für integrierte Schaltungen anhand von Ausführungsbeispielen und der Figur 1 bis 9 noch näher erläutert
werden. Dabei zeigen
die Figuren 1 bis 5 im Schnittbild und im Ausschnitt die erfindungswesentlichen Verfahrensschritte
zur Herstellung einer MOS-Inverter-Anordnung bis zur Metallisierung,
die Figur 6 eine Ausführungsform mit einem speziellen
Implantationsschutz und
die Figuren 7 bis 9 ein Ausführungsbeispiel, bei dem
durch eine spezielle Prozeßfolge zur Reduzierung der Überlappungskapazitaten sogenannte
"oxide-spacer" verwendet werden.
Gleiche Teile sind mit gleichen Bezugszeichen gekennzeichnet.
""" ' 332H94
3
-H- VPA 83 P HO 9 DE
Figur 1: Auf einem zum Beispiel p-dotierten Siliziumhalbleitersubstrat
1 werden zur Trennung der aktiven Bereiche strukturierte SiO^-Schichten 2 nach dem sogenannten
LOCOS- oder Isoplanarverfahren erzeugt. Dabei wird eine in der Figur nicht dargestellte erste Maske verwendet.
Dann wird ganzflächig ein Oxidationsprozeß durchgeführt und das Gateoxid 3 (erste Isolationsschicht) in
einer Schichtdicke von 40 nm erzeugt.
Figur 2: Es erfolgt die Abscheidung einer zum Beispiel mit Arsen oder Phosphor dotierten ersten Polysiliziumschicht
in einer Schichtdicke von 500 nm und deren Strukturierung mit einer zweiten Maske (nicht abgebildet),
wobei die Gateelektrode 4 entsteht. Die Strukturierung der Gateelektrode 4 erfolgt mit Hilfe eines anisotropen
Ätzprozesses (zum Beispiel durch reaktives Ionenätzen in Chlorgas), wobei senkrechte Kanten erzeugt werden. Mit
Hilfe der aus Polysilizium bestehenden Gateelektrode 4 als Implantationsmaske erfolgt nun selbstjustierend eine
-Arsen- oder Phosphor-Ionen-Implantation zur Erzeugung der
Source/DrainZonen 5 des ersten Transistors.
Figur 3: Dann wird nach erfolgter Reoxidation ganzflächig aus der Gasphase zur Reduzierung der Überlappungskapazitäten
eine zum Beispiel aus Siliziumoxid bestehende zweite Isolationsschicht 6 in einer Schichtdicke von 500
nm abgeschieden und durch Planarisierung (zum Beispiel mit organischer Hilfsschicht) ohne Phototechnik die Gate-Elektrode
4 freigeätzt. Die Siliziumoxidschicht 6 füllt dabei die Gruben (siehe Figur 2) über den Source/ Drain-Zonen 5
des ersten Transistors vollkommen auf (Planarisierung).
Figur 4: Durch eine thermische Oxidation wird die Gateelektrodenoberfläche
4 mit einer zweiten Gateoxidschicht mit einer Schichtdicke von 50 nm versehen.und darauf ganzflächig eine zweite, undotierte Polysiliziumschicht (8)
in einer Schichtdicke von 500 nm für den zweiten
JO
- 9 - VPA 83 P H O 9 DE
Transistor abgeschieden. Die zweite Polysiliziumschicht (8) wird mittels einer vierten Maske (nicht abgebildet)
so strukturiert, daß die, die Source/Drain-Zonen 18 des zweiten Transistors enthaltenden Bereiche über den
Source/Drain-Zonen 5 des ersten Transistors liegen. Die Durchführung der Bor-Ionen-Implantation zur Erzeugung der
Source/Drain-Zonen 18 des zweiten Transistors erfolgt mittels einer aus Fotolack bestehenden fünften Maske,
welche über der Gate-Elektrode 4 im Bereich der zweiten Polysiliziumschicht 8 aufgebracht wird (in der Figur
nicht dargestellt).
Figur 5: Im Anschluß an die Erzeugung der Source/Drain-Zonen
18 des zweiten Transistors erfolgt in bekannter Weise die Abscheidung der als Isolationsoxid dienenden
Zwischenschicht 9, das Öffnen der Kontaktlöcher zu den Source/Drain-Zonen 5 und 18 mit Hilfe einer sechsten
Maske und die Herstellung der Metallisierung 10 mittels einer siebten Maske.
Figur 6: Eine weitere Möglichkeit zur Erzeugung der Source/Drain-Zonen des zweiten (oberen) Transistors ist
dadurch gegeben, daß im Bereich der Gate-Elektrode (4, 7) über der zweiten Polysiliziumschicht (8 in Figur 4) eine
SiOp-Schicht 11 mit einer Schichtdicke von 500 nm als Implantationsschutz für den Kanal durch Gasphasenabscheidung
erzeugt wird, die vor dem Abscheiden des Zwischenoxids (9) wieder entfernt wird. Die Pfeile 12 sollen die
Implantation der Bor-Ionen zur Erzeugung der Source/Drain-Zonen des zweiten Transistors anzeigen.
Eine weitere Verbesserung in Bezug auf die Reduzierung der Überlappungskapazitäten zwischen Gate und Drain bzw.
Source des unteren Transistors wird durch die Bildung von sogenannten "oxide spacer" erreicht. Diese "oxide spacer"
werden durch konformes Abscheiden von SiO. (siehe Figur 7) ermöglicht, zum Beispiel mit "high temperature low
Jd
- · - VPA 83 P ί 4 O 9 DE
pressure CVD-oxide". Diese Oxide können mit sehr guter
Kantenbedeckung abgeschieden werden. Als Voraussetzung für die spacer-Ätzung muß die aus der ersten Polysiliziumschicht
bestehende Struktur 4 (Gateelektrode) senkrechte Kanten aufweisen, das heißt, strikt anisotrop geätzt
sein. Auch die, die "oxide spacer" enthaltende zweite Isolationsschicht muß anisotrop mit definiertem Ätzstop
auf Silizium (Figur 8) geätzt werden und vor allem ein Anätzen des Feldoxids vermieden werden. Im einzelnen wird
wie folgt vorgegangen:
Figur 7: Es werden die Prozeßschritte wie bei Figur 1 und
2 beschrieben angewandt. Nach erfolgter Ionen-Implantation zur Erzeugung der Source/Drain-Zonen 5 des ersten
Transistors wird ganzflächig eine SiOp-Schicht 16 aus der Gasphase in einer Schichtdicke von 500 nm abgeschieden.
Durch die senkrechte Ausbildung der Kanten der Polysiliziumstruktur 4 (Gateelektrode) entsteht an diesen Kanten
eine Schichtdicke von 1000 nm (konformes Abscheiden).
Figur 8: Die SiOp-Schicht 16 (zweite Isolationsschicht) wird durch einen weiteren anisotropen Ätzprozeß zum Beispiel
durch reaktives Ionenätzen in CHF, als Ätzgas soweit
entfernt, daß sich nur noch Bereiche 17 der zweiten Isolationsschicht 16 von den Kanten der die GateElektrode
4 bildenden ersten Polysiliziumschicht 4 ausgehend so weit über die Source/Drain-Zonen 5 des ersten Transistors
erstrecken als es ihrer Schichtdicke, die mit der Schichtdicke der ersten Polysiliziumschicht (4) übereinstimmt,
entspricht; das heißt, die Breite der "oxide spacer" 17 entsprechen ihrer Höhe.
Figur 9: Nach erfolgter thermischer Oxidation zur Erzeugung
der zweiten Gateoxidschicht 7 mit einer Schichtdicke von 50 nm wird ganzflächig die zweite Polysiliziumschicht
8 in einer Schichtdicke von 500 nm abgeschieden und mittels einer Fotolackmaske so strukturiert, daß ihre
- * - VPA 83 P H O 9 DE
Kanten über den Source/Drain-Zonen 5 des ersten Transistors
liegen. Dann erfolgt die Bildung der Source/Drain- -Zonen 28 des zweiten Transistors, nachdem der Bereich
der zweiten Polysiliziumschicht 8 über der Gateelektrode 4, 7 mit einem Implantationsschutz für den Kanal versehen
worden ist (in der Figur 9 nicht dargestellt). Es entstehen die in Figur 9 eingezeichneten Bor-implantierten
Source/Drain-Zonen 28 des zweiten Transistors. Die Abscheidung des Zwischenoxids, die Kontaktlochätzung und
die Metallisierung erfolgt wie bei Figur 5 beschrieben.
Die hier beschriebenen Prozeßschritte sind analog für NMOS- oder PMOS-Technologie durchführbar.
Das Gate (Polysiliziumstruktur 4) steuert sowohl den unteren (ersten) Transistor an als auch den oberen, in
der zweiten Polysiliziumschicht liegenden (zweiten) Transistor. Da die oberen Source/Drain-Zonen 28 des zweiten
Transistors auf dickerem Oxid liegen als ihre Umgebung wird bei der Bestrahlung mit einem Laser- oder Elektronenstrahl
(dient zur Ausheilung der polykristallinen Siliziumschicht 8) auch mehr Wärme deponiert, wodurch ein
großkörniges Polysilizium mit besserer Beweglichkeit entsteht. Ein weiterer Vorteil ergibt sich dadurch, daß
die dritte Maske sowohl als Maske für die Source/Drain-Implantation als auch als Maske zum selektiven Ausheilen
mit energiereicher Strahlung verwendet werden kann.
Die Source/Drain-Zonen 5 des ersten Transistors werden bei den erfindungsgemäßen Anordnungen außerhalb der zweiten
Polysiliziumschicht (8, 18, 28) kontaktiert. Falls die erste Polysiliziumschicht (4) als zusätzliche Verdrahtungsebene
verwendet wird, gilt dies auch für diese Schicht. Ganz allgemein können Polysiliziumschichten, die
als Verdrahtungsebenen dienen, auch als Doppelschichten in Polyzid- oder Metallsilizid-Technologie hergestellt
werden.
43
- » - VPA 83 P H O 9 DE
- » - VPA 83 P H O 9 DE
Die "oxide spacer" zur Kapazitätenverkleinerung des
zweiten (oberen) Transistors können aber auch zusätzlich dafür benutzt werden, Anschlußdotierungen für den ersten (unteren) Transistors zu realisieren (lightly doped
drain). "Lightly doped drain" bezeichnet ein laterales
Dotierprofil in der Drain-Elektrode derart, daß seitlich unter der Gate-Elektrode ein niedriger dotiertes Gebiet
kommt,weiter seitlich ein höher dotiertes. Dadurch sinken in diesem Bereich die maximalen Feldstärke, womit die
avalanche-Empfindlichkeit herabgesetzt wird und gleich-. zeitig die Gate-Drain-Überlappungskapazitäten vermindert werden.
zweiten (oberen) Transistors können aber auch zusätzlich dafür benutzt werden, Anschlußdotierungen für den ersten (unteren) Transistors zu realisieren (lightly doped
drain). "Lightly doped drain" bezeichnet ein laterales
Dotierprofil in der Drain-Elektrode derart, daß seitlich unter der Gate-Elektrode ein niedriger dotiertes Gebiet
kommt,weiter seitlich ein höher dotiertes. Dadurch sinken in diesem Bereich die maximalen Feldstärke, womit die
avalanche-Empfindlichkeit herabgesetzt wird und gleich-. zeitig die Gate-Drain-Überlappungskapazitäten vermindert werden.
Ein Vorteil der Anordnung nach der Lehre der Erfindung
ist gegenüber bekannten CMOS-Gattern neben völliger
ist gegenüber bekannten CMOS-Gattern neben völliger
latch-up-Freiheit die einfache Art ihrer Herstellung und
die gute Kompatibilität zu vorhandenen Prozeßstrukturen. Durch die technologisch zu erreichende Kapaztitätenverkleinerung
sind schnelle Logikanwendungen mit höchster
Packungsdichte (10 Transistoren/Chip) denkbar.
Packungsdichte (10 Transistoren/Chip) denkbar.
12 Patentansprüche
9 Figuren
25
25
Claims (12)
- Patentansprüche332H94 VPA 83 P HO 9 DE/ 1J Dreidimensionale MOS-Inverter-Anordnung für integrierte iialbleiterschaltungen mit in einem, mit Feldoxidbereichen (2) versehenen Siliziumsubstrat (1) erzeugten Source/-Drain-Zonen (5) eines ersten Transistors mit einer Gateelektrode (4) aus einer ersten dotierten Polysiliziumschicht, die von der Oberfläche des Siliziumsubstrats (1) durch eine erste Isolationsschicht (3) getrennt und selbstjustierend über den Source/Drain-Zonen (5) des ersten Transistors angeordnet ist und mit einer, direkt über der, die Gateelektrode (4) bildenden ersten Polysiliziumschicht angeordneten, von der Gateelektrode (4) und den Source/Drain-Zonen (5) des ersten Transistors durch eine zweite Isolationsschicht (6, 7, 17) getrennten zweiten Polysiliziumschicht (8), in der die Source/Drain-Zonen (18, 28) des zweiten, zum ersten Transistor entgegengesetzten Leitungstyps aufweisenden Transistors erzeugt sind, und bei der die Gateelektrode (4) des ersten Transistors zugleich die Gateelektrode des zweiten Transistors bildet, dadurch gekennzeichnet , daß die zwischen der, die Gateelektrode (4) bildenden ersten Polysiliziumschicht und der zweiten Polysiliziumschicht (8) liegende zweite Isolationsschicht (6, 7, 17) so ausgebildet ist, daß sie im Bereich über der Gate-Elektrode (4) eine geringere Schichtdicke (7) aufweist als in den Bereichen (6, 17) unter den Source/Drain-Zonen (5) des zweiten (oberen) Transistors.
- 2. Dreidimensionale MOS-Inverter-Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schichtdicke der zweiten Isolationsschicht (6, 17) über den Source/Drain-Zonen (5) des ersten Transistors zumindest im Randbereich der Gateelektrode (4) der Schichtdicke der ersten Polysiliziumschicht (4) angepaßt ist.332U94 VPA 83 P HO 9 DE
- 3. Dreidimensionale MOS-Inverter-Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die aus der ersten Polysiliziumschicht bestehende Gate-Elektrode (4) bezogen auf die Ebene der Substratoberfläche (1) senkrechte Kanten aufweist und sich die zweite Isolationsschicht (6, 17) von den Kanten der Gateelektrode (4) aus über die Source/Drain-Zonen (5) des ersten Transistors soweit erstreckt, als es ihrer Schichtdicke entspricht.
10 - 4. Dreidimensionale MOS-Inverter-Anordnung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß die Schichtdicke der ersten Polysiliziumschicht (4) sowie die Schichtdicke der zweiten Isolationsschicht (6, 16, 17) im Bereich von 200 - 1000 nm, vorzugsweise bei 500 nm, und die Schichtdicke der zweiten Polysiliziumschicht (8) im Bereich von 200 - 500 nm liegt.
- 5· Dreidimensionale MOS-Inverter-Anordnung nach An-Spruch 1 bis 4, dadurch gekennzeichnet, daß die zweite Isolationsschicht (6, 16, 17) aus einem, aus der Gasphase gebildeten Siliziumoxid und/oder Siliziumnitrid besteht.
- 6. Dreidimensionale MOS-Inverter-Anordnüng nach Anspruch 1 bis 5, da.durch gekennzeichnet, daß bei ihrer Verwendung als Verdrahtungsebenen' anstelle der ersten (4) und zweiten Polysiliziumschicht (8) Schichten aus Suiziden hochschmelzender Metalle und/oder Doppelschichten aus Silizid-Polysilizium vorgesehen sind.
- 7. Dreidimensionale MOS-Inverter-Anordnung nach Anspruch 1 bis 6, dadurch gekennzeichnet, daß die Source/Drain-Zonen (5) des ersten Transistors außerhalb der die Source/Drain-Zonen (18, 28) des zweiten Transistors enthaltenden zweiten Polysiliziumschicht (8)* α\3- VPA 83 P H O 9 DEkontaktiert sind.
- 8. Verfahren zum Herstellen einer dreidimensionalen MOS-Inverter-Anordnung in einem Siliziumsubstrat nach mindestens einem der Ansprüche 1 bis 7, gekennzeichnet durch den Ablauf der folgenden Verfahrensschritte:a) Herstellen von strukturierten SiOp-Schichten (2) auf einem Siliziumhalbleitersubstrat (1) eines ersten Leitungstyps zur Trennung der aktiven Bereiche nach dem sogenannten LOCOS- oder Isoplanarverfahren,b) Durchführung eines Oxidationsprozesses zur Erzeugung der ersten Isolationsschicht (3),c) ganzflächige Abscheidung der ersten, mit einem Dotierstoff des zweiten Leitungstyps dotierten Polysiliziumschicht (4),d) Strukturierung der ersten Polysiliziumschicht (4) zur.Bildung der Gate-Elektrode (4) für den ersten und zweiten Transistor mittels eines anisotropen Ätzprozesses zur Erzeugung senkrechter Kanten,e) Durchführung einer Ionen-Implantation mit Ionen eines zweiten Leitungstyps zur Erzeugung der Source/Drain-Zonen (5) des ersten Transistors, wobei die Gate-Elektrode (4) als Implantationsmaske dient,f) ganzflächige Abscheidung einer zweiten Isolationsschicht (6) aus der Gasphase und Freiätzung der Gate-Elektrode (4) nach Durchführung einer Fotolacktechnik,g) thermische Oxidation der Gate-Elektrodenoberfläche zur Erzeugung des zweiten Gateoxids (7),- ve. - VPA 83 P H O 9 DEh) ganzflächige Abscheidung einer zweiten, mit einem Dotierstoff des zweiten Leitungstyps dotierten Polysiliziumschicht (8) für den zweiten Transistor,i) Strukturierung der zweiten Polysiliziumschicht (8) mittels Fotolithographie so, daß die die Source/Drain-Zonen (18, 28) des zweiten Transistors enthaltenden Bereiche über den Source/Drain-Zonen (5) des ersten Transistors liegen,j) Durchführung einer Ionen-Implantation mit Ionen eines ersten Leitungstyps zur Erzeugung der Source/Drain-Zonen (18, 28) des zweiten Transistors nach erfolgter Maskierung des über der Gateelektrode (4, 7) liegenden Bereiches (8) der zweiten Polysiliziumschicht,k) Erzeugen einer, als Isolationsoxid dienenden Zwischenschicht (9),l) Öffnen der Kontaktlöcher zu den Source/Drain-Bereichen des ersten und zweiten Transistors und Durchführung der Metallisierung (10) in bekannter Weise.
- 9. Verfahren nach Anspruch 8, dadurch g e kennzeichnet, daß als zweite Isolationsschicht (6) eine aus Siliziumnitrid bestehende Schicht verwendet wird.
- 10. Verfahren nach Anspruch 8 und 9, dadurch gekennzeichnet, daß die Maskierung des über der Gateelektrode (4, 7) liegenden Bereiches der zweiten Polysiliziumschicht (8) nach Verfahrensschritt j) durch eine aus der Gasphase erzeugte Siliziumoxid- oder Siliziumnitridschicht (11) vorgenommen wird, die nach der Implantation (12) entfernt wird.
- 11. Verfahren nach Anspruch 10, dadurch ge-_ ^ _ VPA 83 P 14 O 9 DEkennzeichnet , daß die Schichtdicke der Siliziumoxid- oder Siliziumnitrid-Schicht (11) je nach Implantationsdosis und -energie auf 100 bis 1000 nm eingestellt wird.
5 - 12. Verfahren nach Anspruch 8, dadurch gekennzeichnet , daß in Abänderung des Verfahrensschrittes f) im Anschluß an den Verfahrensschritt e) die ganzflächige Abscheidung der zweiten, aus SiO» bestehenden Isolationsschicht (16) aus der Gasphase erfolgt, wobei sich an den senkrechten Kanten der als Gateelektrode dienenden ersten Polysiliziumschicht (4) ein dickeres Oxid aufbaut als auf den zur Ebene der Substratoberfläche (1) parallelen Flächen, daß anschließend die15, zweite Isolationsschicht (16) durch einen anisotropen Ätzprozeß soweit entfernt wird, daß sich nur noch Bereiche (17) der zweiten Isolationsschicht von den Kanten der' die Gateelektrode bildenden ersten Polysiliziumschicht (4) ausgehend soweit über die Source/Drain-Zonen (5) des ersten Transistors erstrecken, als es ihrer Schichtdicke, die mit der Schichtdicke der ersten Polysiliziumschicht (4) übereinstimmt, entspricht.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833321494 DE3321494A1 (de) | 1983-06-14 | 1983-06-14 | Dreidimensionale mos-inverter-anordnung fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung |
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| DE19833321494 DE3321494A1 (de) | 1983-06-14 | 1983-06-14 | Dreidimensionale mos-inverter-anordnung fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung |
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| DE3321494A1 true DE3321494A1 (de) | 1984-12-20 |
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ID=6201477
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| DE19833321494 Withdrawn DE3321494A1 (de) | 1983-06-14 | 1983-06-14 | Dreidimensionale mos-inverter-anordnung fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung |
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| DE (1) | DE3321494A1 (de) |
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