DE2700873A1 - Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren - Google Patents

Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren

Info

Publication number
DE2700873A1
DE2700873A1 DE19772700873 DE2700873A DE2700873A1 DE 2700873 A1 DE2700873 A1 DE 2700873A1 DE 19772700873 DE19772700873 DE 19772700873 DE 2700873 A DE2700873 A DE 2700873A DE 2700873 A1 DE2700873 A1 DE 2700873A1
Authority
DE
Germany
Prior art keywords
layer
substrate
type
layers
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19772700873
Other languages
English (en)
Other versions
DE2700873C2 (de
Inventor
Yasunobu Kosa
Satoshi Meguro
Kouichi Nagasawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE2700873A1 publication Critical patent/DE2700873A1/de
Application granted granted Critical
Publication of DE2700873C2 publication Critical patent/DE2700873C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/053—Field effect transistors fets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/07—Guard rings and cmos
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/117—Oxidation, selective

Description

PATENTANWÄLTE 27Π0θ7
SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBINGHAUS
MARIAHILFPLATZ 2 A 3, MDNCHEN 9O POSTADRESSE: POSTFACH 95 O1 6O, D-800O MÖNCHEN 95
KARL LUOWIQ SCHIPF DIPL. CHEM. OR. ALEXANDER V. FONER DIPL. INQ. PETER STREHL DIPL. CHEM. OR. URSULA SCHÜBEL-HOPF DIPL. INQ. DIETER EBBINSHAUS TELEFON (O8O) 48SOB4 TELEX 6-23 665 AURO D TELEQRAMME AUROMARCPAT MÖNCHEN
HITACHI, LTD. DA-12419 11. Januar 1977
Verfahren zur_Herstellung_von komgleraentären_Isolierschicht-Feldeffekttransistoren
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren, d.h. Feldeffekttransistoren mit isoliertem Gate (im folgenden als CMIS-FETs bezeichnet) mit einer Feldoxidschicht mit lokaler Oxidation von Silicium (im folgenden als LOCOS-Aufbau bezeichnet), insbesondere auf ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit derartigen Transistoren.
Bei bekannten CMIS-FETs mit LOCOS-Aufbau wird die Spannung einer Spannungsquelle hierfür bestimmt durch die Schwellenspannung V-J1 eines aktiven Bereichs, der einen Kanalbereich unmittelbar unterhalb eines Gate-Anschlusses darstellt, und eine Schwellenspannung V-n eines parasitären MOS-FET in einem Feldoxidschichtbereich. Soll hierbei die Spannung der Spannungsquelle des CMIS-FET angehoben werden, so muß die Verunreinigungskonzentration eines Substrats und die einer Quellschicht angehoben werden, deren Leitfähigkeitstyp entgegenge-
709829/0742
setzt ist dem des Substrats. Die Schwellenspannung V,, wird bestimmt durch
Qss + Qb
7<>
Cg
worin QK die Ladung in einer großen Fläche, Q__ der Oberflä-
D SS
chenzustand und die Oxidladung und C die Kapazität des Gate ist. Eine einfache Art der Steuerung oder Einstellung der Schwellenspannung V,, , v/ie sie durch die Gleichung (1) gegeben ist, besteht in der Einstellung von Q^. Das heißt, Q, steht zur Verunreinigungskonzentration des Substrats in Beziehung und steigt mit wachsender Verunreinigungskonzentration des Substrats. Entsprechend kann V^ durch Erhöhung der Verunreinigungskonzentration des Substrats ebenfalls erhöht werden.
Wenn daher die Arbeitsspannung erhöht werden soll, steigt auch die einer Verdrahtungsschicht, die sich über den Feldoxidationsbereich erstreckt, ebenfalls an, so daß unmittelbar unterhalb des Feldoxidschichtbereichs ein parasitärer Kanal entsteht, d.h., es entsteht ein parasitärer MOS-FET. Um die Entstehung eines solchen parasitären MOS-FET zu vermeiden, muß entsprechend obiger Gleichung die Verunreinigungskonzentration des Substrats oder die der Quellschicht erhöht werden, so daß die Schwellenspannung V+n des parasitären MOS-FET ansteigt. Da aber die Verunreinigungskonzentration des Substrats und der Quellschicht durch die elektrischen Eigenschaften der CMIS-FETs bestimmt wird, beispielsweise die Schwellenspannung V.^ und den gegenseitigen Leitwert g , wird die Arbeitsspannung der CMIS-FETs auf einen sehr kleinen.Bereich begrenzt. Beträgt beispielsweise die Schwellenspannung V.. eines n-Kanal-MOS-FET in einer p-leitenden Quellschicht 0,45 V, so bildet sich bei etwa 4 V ein parasitärer Flanal. Wegen der zahlreichen, in der Feldoxidschicht vorhandenen Natrium-(+)-Ionen bildet sich nämlich leicht eine η-leitende Inversionsschicht. Im
709829/0742
Ergebnis sollte die Arbeitsspannung bis zu etwa 3 V betragen.
Aus Philips Technical Review, Band 34, Nr. 1, 1974, Seiten 19 bis 23» ist ein allgemein angewandtes Verfahren zur Herstellung von CKIS-FETs mit LOCOS-Aufbau bekannt, bei dem die Bildung des parasitären Kanals in der p-leitenden Quellschicht vermieden wird, und das in einfacher Weise angewandt werden kann. Nach dem bekannten Verfahren (s. insbesondere Seite 20, rechte Spalte, und Fig. 2 auf Seite 21) wird die p-leitende Quellschicht durch Ionenimplantation nach der Ausbildung der LOCOS-Oxid(Feldoxid)-Schicht hergestellt. Zwar wird hierbei die Bildung eines parasitären Kanals erschwert; die Folge ist aber ein komplizierter Aufbau der MOS-FETs und der Verdrahtungsschichten, wenn mehrere MOS-FETs in der p-leitenden Quellschicht ausgebildet werden sollen, weil sich in der p-leitenden Quellschicht keine LOCOS-Oxide bilden können. Die Arbeitsspannung ist ebenfalls begrenzt. Das heißt, bei nach dem bekannten Verfahren hergestellten MOS-FETs sollte die zugeführte Arbeitsspannung bis zu etwa 10 V betragen, v/eil der Bereich unmittelbar unterhalb des LOCOS-Oxid im Halbleiterkörper mit steigender Arbeitsspannung immer mehr dazu neigt, durch eine Verdrahtungsschicht, die sich über die LOCOS-Oxidschicht erstreckt, einen parasitären Kanal zu bilden, obwohl der erwähnte Bereich durch die Natrium-(+)-Ionen im LOCOS-Oxid stärker η-leitend wird. Ferner wird es wegen des Schwellenspannung V+h des aktiven Bereichs in der p-leitenden Quellschicht unmöglich, die Bildung des parasitären Kanals in der p-leitenden Quellschicht zu vermeiden, wenn sich die Arbeitsspannung erhöht. Daher ist der Anwendungsbereich von nach diesem Verfahren hergestellten integrierten Halbleiterschaltungen beschränkt.
Andererseits haben CMIS-FETs enthaltende integrierte Halbleiterschaltungen derzeit einen weiten Anwendungsbereich; tatsächlich variiert die Arbeitsspannung je nach dem Anwendungszweck in einem bestimmten Produkt in weitem Maße. Es
709829/0742
• /IA.
ist daher erforderlich, CMIS-FETs herzustellen, die bei einer großen Vielfalt von Produkten verschiedener Anwendungszwecke geeignet sind, und zwar in einem gemeinsamen Verfahren, und CMIS-FETs zur Verfugung zu stellen, die in einem v/eiten Bereich von Arbeitsspannungen zufriedenstellend arbeiten. Zu diesem Zweck ist ein Verfahren zur Herstellung von CMIS-FETs erforderlich, bei dem die Schwellenspannung Vth des aktiven Bereichs der CMIS-FETs und die Schwellen-Bpannung V.. des parasitären MOS-FET auf vorbestimmte Spannungen eingestellt v/erden können.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung von CMIS-FETs mit LOCOS-Aufbau anzugeben, das die Einstellung der Schwellenspannung V+ln des parasitären MOS-FET im Feldoxidschichtbereich unabhängig von der Schwellenspannung V., des aktiven Bereichs erlaubt, um so die Arbeitsspannung zu erhöhen und ihren Bereich zu erweitern. Weiter soll ein Verfahren zur Herstellung von CMIS-FETs mit LOCOS-Aufbau angegeben werden, das sich für integrierte Halbleiterschaltungen mit einer Anzahl von CMIS-FETs mit LOCOS-Aufbau eignet. Es soll weiter ein Verfahren zur Herstellung von CMIS-FETs mit LOCOS-Aufbau angegeben werden, das sich für integrierte Halbleiterschaltungen eignet, die mit hoher Speisespannung arbeiten. Ferner soll ein Verfahren zur Herstellung von CMIS-FETs mit LOCOS-Aufbau angegeben werden, die weniger Kristalldefekte haben als bisher bekannte FETs dieser Art. Dabei soll das Herstellungsverfahren eine hohe Integrationsdichte gestatten und weniger als bisher bekannte Verfahren durch Verschmutzung beeinflußt werden.
Das erfindungsgemäße Verfahren zur Herstellung von CMIS-FETs mit LOCOS-Aufbau, mit dem diese Aufgabe gelöst wird, umfaßt die folgenden Arbeitsschritte:
(1) Ausbildung einer p-(oder n-)-leitenden Quellschicht in einem Teil einer n-(oder p·}-leitenden Halbleitersubstratoberfläche und darauf Ausbildung einer dünnen thermisch
709829/0742
oxidierten Schicht über der genannten Oberfläche und einer Siliciumnitridschicht über der genannten Oberfläche,
(2) Wegätzen der Siliciumnitridschicht an Flächen, an denen Feldoxidschichten ausgebildet v/erden sollen,
(3) Ionenimplantation von Donator-(oder Akzeptor-) und Akzeptor-Coder Donator-)-Verunreinigungen an denjenigen Flächen im n~(oder p-)-leitenden Halbleitersubstrat und der p-(oder n-) -leitenden Quellschicht, auf denen Feldoxidschichten ausgebildet werden sollen,
(4) Wärmebehandlung des Substrats zur selektiven thermischen Oxidation der Flächen, auf denen die Feldoxidschichten ausgebildet v/erden sollen, und zwar unter Verwendung der Siliciumnitridschicht als Maske, und
(5) Entfernung der im Schritt (1) gebildeten Siliciumnitridschicht und des dünnen thermisch oxidierten Films unterhalb der Siliciumnitridschicht und darauf Ausbildung einer Gate-Isolationsschicht, eines Quellen- und eines Drainbereichs einer MIS-Schaltung im n-(oder p-)-leitenden Halbleitersubstrat und der p-(oder n-)-leitenden Quellschicht.
Das erfindungsgemäße Verfahren zur Herstellung komplementärer Feldeffekttransistoren mit isoliertem Gate mit LOCOS-Aufbau besteht also zusammengefaßt darin, daß nach der Ausbildung einer Quellschicht oder einer Schicht eine Verunreinigung mit höherer Dotierung und vom gleichen Leitfähigkeitstyp wie das Halbleitersubstrat (Quellschicht) an Flächen im Halbleitersubstrat mit Ionen implantiert wird, an denen eine Feldoxidschicht ausgebildet werden soll, und zwar unter Verwendung einer Siliciumnitridschicht als Maske; die Halbleitersubstratoberfläche wird unter Verwendung der Siliciumnitridschicht als Maske selektiv thermisch oxidiert.
Anhand des in der Zeichnung dargestellten bevorzugten Ausführungsbeispiels wird die Erfindung näher erläutert. Die Figuren 1 bis 6 zeigen in einer Folge von Partiaischnitten eine Folge von Schritten des erfindungsgemäßen Verfahrens zur Herstellung einer integrierten Halbleiterschaltung mit
709829/0742
mehreren CMIS-FETs mit LOCOS-Aufbau.
Das erfindungsgemäße Verfahren zur Herstellung einer integrierten Schaltung mit CMIS-FETs mit LOCOS-Aufbau wird in der Reihenfolge der Herstellungsschritte erläutert.
(a) Es wird ein Teil oder Bereich einer Oberfläche eines nleitenden Siliciumsubstrats abgegrenzt, in den eine p-leitende Quellschicht oder einfach Schicht 2 mit einer Stärke von etwa 6 bis-8 ^u durch Ionenimplantation eingelassen wird. Darauf wird in einer trockenen Op-Atmosphäre bei etwa 1.000 C die Oberfläche des Substrats thermisch oxidiert, so daß eine Siliciumoxid(Si02)-Schicht 3 mit einer Stärke von etwa 700 A* entsteht. Darauf wird durch Dampfreaktion auf der Schicht 3 eine Siliciumnitrid(Si,N, )-Schicht 4 mit einer Stärke von etwa 1.000 bis 1.400 Ä hergestellt (Fig. 1).
(b) Die Si^N,-Schicht 4 und die darunter liegende Schicht 3 werden außer an den Flächen 4a und 4b weggeätzt, an denen Feldoxidschichten ausgebildet werden sollen. Dies geschieht unter Verwendung einer lichtbeständigen Schicht 5 (5a und 5b) als Maske. Dann wird derjenige Teil der Oberfläche des Substrats 1, auf dem eine p-Kanal-MOS-Anordnung ausgebildet werden soll, mit einer lichtbeständigen Schicht 6 abgedeckt. Darauf werden aus Bor (B) bestehende Verunreinigungen! 7/durch Ionenimplantation bei 15 keV in den Bereich der Oberfläche des Substrats 1 eingebracht, an dem die Feldoxidschicht der n-Kanal-MOS-Anordnung ausgebildet werden soll. Dies geschieht unter Verwendung der lichtbeständigen Schicht 6 und der lichtbeständigen Schicht 5a ι die beim Ätzen der Si,N^-Schicht 4 und der darunter liegenden SiO2-Schicht 3 als Maske verwendet wurde, so daß an diesen Flächen eine Oberflächen-Verunreinigungskonzentration von etwa 2 χ 1O13 bis 5 x 1013 Atomen/cm2 entsteht (Fig. 2).
(c) Nach Entfernen der lichtbeständigen Schichten 5 und 6 wird eine neue lichtbeständige Schicht 8 selektiv an dem Teil der Oberfläche des Substrats 1 ausgebildet, in dem die n-Kanal-MOS-Anordnung ausgebildet werden soll. Darauf
709829/0742
wird unter Verwendung der selektiv ausgebildeten lichtbeständigen Schicht 8 und der Siliciumnitrid-(Si,N,)-Schicht 4, unter der die p-Kanal-MOS-Anordnung ausgebildet werden soll, als Maske, eine Phosphor-(P)-Verunreinigung 9 durch Ionenimplantation bei 45 keV in den Bereich der Oberfläche des Substrats 1 eingebracht, an dem die Feldoxidschicht der p-Kanal-MOS-Anordnung ausgebildet werden soll (Fig. 3). Die Ionenimplantationsenergie von 45 keV für das Eintragen der Phosphorverunreinigung reicht aus, um einen Bereich mit ausreichend hoher Oberflächen-Verunreinigungskonzentration zu erhalten. Andererseits können bei einer Beschleunigungsenergie von weniger als 60 keV Phosphorionen nur durch die Si,N,-Schicht 4 oder die SiO2~Schicht 3 als Maske abgedeckt werden. Demzufolge braucht die lichtbeständige Schicht auf der Si,N^-Schicht 4b nicht beibehalten zu werden. Das bedeutet, daß die Ausrichtung der Maske bei der Belichtung der lichtempfindlichen Schicht 8 nicht sehr genau zu sein braucht. Die Kante 8s der lichtempfindlichen Schicht kann also über einen pn-übergang J zwischen der pleitenden Schicht 2 und dem η-leitenden Substrat 1 hinausreichen.
(d) Nach Entfernen der lichtempfindlichen Schicht 8 wird das Substrat in einer feuchten Sauerstoffatmosphäre bei 1.0000C etwa 7,5 Stunden lang oxidiertf-.es entstehen selektiv Siliciumoxid-(SiO2)-Schichtenr10 mit einer Stärke von etwa 1 bis 4 ja mit LOCOS-Aufbau vCEig. 4). Wegen der Maskierwirkung der Si^N^-Schicht 4 gegenüber Sauerstoff bildet sich auf den mit der Si,N^-Schicht 4 abgedeckten Bereichen keine Siliciumoxid-(SiO2)-Schicht. Darauf werden die selektive Oxidationsmaske der Si-JN^-Schicht 4 und die darunter liegende SiO2~Schicht 3 entfernt (Fig.
Durch die Wärmebehandlung zur Ausbildung der starken SiO2-Schichten 10 mit LOCOS-Aufbau werden die Verunreinigungen, die im vorherigen Verfahrensschritt durch Ionenimplantation
709829/0742
27Π0873
eingebracht wurden, aktiviert und diffundiert, so daß ρ leitende Felddiffusionsschichten 7a und η -leitende Felddiffusionsschichten 9a entstehen, die als Stopperschichten gegen parasitäre Kanäle wirken (Fig. 4).
(e) Auf der Oberfläche des Substrats 1 werden in einer trockenen Op-Atmosphäre bei 1.000°C Gate-Oxidschichten 11 mit einer Stärke von etwa 1.000 S gebildet. Darauf v/erden auf der Oberfläche der Gate-Oxidschichten 11 Schichten 12 aus polykristallinem Silicium mit einer Stärke von etwa 3.500 A* abgelagert. Die Schichten 12 aus polykristallinem Silicium werden dann durch Photoätzung weggeätzt, mit Ausnahme an den Bereichen, die als Gate-Anschlüsse dienen sollen. Die Ätzung wird wiederum unter Verwendung der verbleibenden Schichten 12 aus po^kristallinem Silicium als Maske ausgeführt; dabei werden die Gate-Oxdischichten 11 auf dem Source- und dem Drainbereich entfernt. Die Drainbereiche 13» 14 und die Sourcebereiche 13a» 14a der KOS-Anordnungen werden dann unter Verwendung der starken Feldoxidschichten 10 und der Schichten 12 aus polykristallinem Silicium als Kaske ausgebildet (Fig. 5).
Im folgenden wird die Ausbildung der Drainbereiche 13» 14a und des Sourcebereichs 13a, 14 der p-Kanal- bzw. n-Kanal-MOS-Anordnungen erläutert. Auf einer Fläche, in der die n-Kanal-MOS-Anordnung ausgebildet werden soll, wird eine lichtempfindliche Schicht hergestellt. Diejenigen Teile der Gate-Oxidschicht 11, die dem Source- und dem Drainbereich der p-Kanal-MOS-Anordnung entsprechen bzw. über diesen liegen, werden entfernt. Darauf wird in die freiliegende Oberfläche des Substrats unter Verwendung der Schicht 12 aus polykristallinem Silicium für den Gate-Anschluß G1 und von Teilen der Feldoxidschichten 10 als Diffusionsmaske aus Phosphor bestehende Verunreinigung eindiffundiert, so daß der Sourcebereich 14 und der Drainbereich 14a entstehen. Auf diese Weise wird die p-Kanal-MOS-Anordnung ausgebildet. Darauf wird die lichtempfindliche Schicht ent-
709829/0742
fernt.und auf dem Sourcebereich 14 und dem Drainbereich I4a werden neue lichtempfindliche Schichten ausgebildet,und diejenigen Teile der Gate-Oxidschicht 11, die dem Source- und dem Drainbereich der n-Kanal-MOS-Anordnung entsprechen, v/erden entfernt. Nun v/ird unter Verwendung der Schicht 12 aus polykristallinem Silicium als Gate-Anschluß Gp der p-Kanal-MOS-Anordnung und der Teile der Feldoxidschicht 10 als Diffusionsmaske aus Bor bestehende Verunreinigung eindiffundiert. Es entstehen der Sourcebereich 13a und der Drainbereich 13.
(f) Zur Isolation der als Gates G dienenden Schicht 12 aus polykristallinen] Silicium v/ird auf der Oberfläche des Substrats 1 durch thermische Abscheidung von Silan (SiH^) eine Siliciumoxid(SiO2)-Schicht 15 abgelagert (Fig. 6). Zur Isolation der Schichten 12 aus polykristallinem Silicium für die Gate-Anschlüsse G dient vorzugsweise Phosphosilicatglas. Darauf wird nach Ausbildung von Fenstern für die Kontakte durch Dampfabscheidung eine Aluminiumschicht mit einer Stärke von 1 ^u gebildet, und es werden die erforderlichen Aluminium-Verdrahtungsmuster sowie Sourceanschlüsse S und Drainanschlüsse D nach einem herkömmlichen Photoätzverfahren hergestellt (Fig. 6).
(g) Die Behandlung der Plättchen ist damit vollendet. Darauf werden sie in herkömmlicher V/eise in Chips geschnitten, die zu Geräten zusammengefügt werden.
Das vorstehend beschriebene erfindungsgemäße Verfahren zur Herstellung von CMIS-FETs mit LOCOS-Aufbau hat folgende Vorteile:
(1) Da die Felddiffusionsschichten 7a und 9a, deren Verunreinigungskonzentrationen höher sind als die des Substrats 1 oder der p-leitenden versenkten Schicht 2, und deren Verunreinigungskonzentration unabhängig von der des Substrats 1 oder der Schicht 2 ist, unter der starken SiOp-Schicht 10 ausgebildet werden, die als Feldoxidschicht dient,
709 829/0742
27Π0873
kann die Schv/ellenspannung V., des parasitären MOS-Transistors im Bereich der Feldoxidschicht 10 durch Wahl der Menge der implantierten Ionen auf einen beliebigen Wert eingestellt werden. Außerdem ist die Schwellenspannung V^j1 des parasitären MOS-Transistors im Bereich der Feldoxidschicht 10 unabhängig von den Schwellenspannungen V. -^ des Substrats 1 und der p-leitenden versenkten Schicht 2 wählbar. Daher ist es bei Anwendung des erfindungsgemäßen Verfahrens möglich, CMIS-FETs und integrierte Halbleiterschaltungen mit einer Anzahl von CMIS-FETs mit unterschiedlichen Arbeitsspannungen im gleichen Herstellungsprozeß herzustellen.
(2) Bei der Herstellung der Felddiffusionsschichten 7a und 9a wird die Si,N,-Schicht 4, die als Maske bei der Herstellung der starken Siliciumoxid-Feldschicht 10 durch thermische Oxidation als Maske dient, in situ verwendet. Daher werden die Felddiffusionsschichten 7a und 9a von ' selbst auf die Siliciumoxid-Feldschicht 10 und die Sources und Drains der Anordnungen ausgerichtet, so daß sich eine hohe Integrationsdichte ergibt. Infolgedessen kann die erfindungsgemäße Halbleiteranordnung in sehr einfacher Weise hergestellt werden.
(3) Bei CMIS-Halbleiteranordnungen mit LOCOS-Aufbau ist eine sehr feine Bearbeitung möglich. Darüberhinaus hat die Anordnung insofern günstige Eigenschaften, als sie mit hoher Arbeitsgeschwindigkeit und geringem Leistungsverbrauch arbeitet. Die erfindungsgemäßen CMIS-FETs können daher bei verschiedensten Produkten angewendet werden.
(A) Da die versenkte Schicht (oder Quellenschicht) vor der Ausbildung der Feldoxidschicht hergestellt wird, kann die Feldoxidschicht in dieser Schicht ausgebildet werden. Wenn daher mehrere MOS-FETs in der versenkten Schicht ausgebildet werden sollen, wird somit die Auslegung der MOS-FETs und der Verdrahtungsschichten erleichtert. Darüberhinaus können die Source- und Drainbereiche sehr leicht herge-
709829/0742
stellt werden, indem die Feldoxidschichten in dem versenkten Bereich als Maske verwendet werden.
Beim Einbringen der Verunreinigung durch Ionenimplantation bei der vorstehenden Ausführungsform wird die dünne SiC^- Schicht 3 unter der Si^N^-Schicht 4 entfernt, um die Oberflächen des η-leitenden Substrats 1 und der p-leitenden versenkten Schicht 2 freizulegen. Die dünne SiOp-Schicht 3 kann jedoch auch an Ort und Stelle belassen werden. In diesem Falle treten wegen der Ionenzerstörung weniger Defekte an den Oberflächen des η-leitenden Substrats 1 und der p-leitenden versenkten Schicht ein. Die ungünstige Beeinflussung durch Verschmutzung wird auf ein Minimum herabgedrückt, v/eil die Oberflächen nicht freigelegt werden. Weiter können infolge der Gegenwart der dünnen SiOp-Schicht 3 keine sogenannten Vogelschnäbel wachsen. Das heißt, wenn die dünne SiOp-Schicht 3 weggeätzt wird, v/erden die Teile der SiO2~Schicht 3 unterhalb der Si^Ni-Schicht 4a und 4b, die als Überhang bezeichnet werden, ebenfalls weggeätzt. Im Ergebnis geht die seitliche Oxidation schneller vonstatten, so daß Vogelschnäbel wachsen. Wenn andererseits die dünne SiOp-Schicht 3 nicht entfernt wird, v/achsen die Vogelschnäbel weniger langsam, so daß die von den Feldoxidschichten eingenommene Fläche minimisiert wird und entsprechend die Integrationsdichte ansteigt.
Bei der vorstehend beschriebenen Ausführungsform werden unter den in der p-leitenden versenkten Schicht und im Substrat ausgebildeten Feldoxidschichten parasitäre Kanalstopperschichten (Felddiffusionsschichten) ausgebildet. Dies läßt eine Arbeitsspannung von bis zu etwa 50 V zu. Soll andererseits die nach dem erfindungsgemäßen Verfahren hergestellte integrierte Halbleiterschaltung bei Arbeitsspannungen von weniger als 10 V verwendet v/erden, so kann die in Fig. 3 dargestellte Phosphor-Ionenimplantation weggelassen werden, weil bei einer Schwellenspannung V., des p-Kanal-MOS-FET von 0,45 V die Schwellenspannung V., des parasitären n-Kanals 12 V oder mehr beträgt und er bei einer Arbeitsspannung
709829/0742
von weniger als 10 V nicht leicht invertiert wird.
Die Erfindung ist nicht auf die beschriebene Ausführungsform beschränkt, sondern kann bei CMIS-FETs mit LOCCS-Aufbau mit verschiedenen Gate-Anschlüssen oder Gate-Isolationsschichten und bei integrierten Halbleiterschaltungen mit derartigen CMIS-FETs angewendet werden.
709829/0742

Claims (8)

1. Verfahren zur Herstellung komplementärer Isolierschicht-Feldeffekttransistoren, gekennzeichnet durch folgende Schritte:
(a) Abgrenzen eines Teils einer Oberfläche eines Kalbleitersubstrats (1) eines ersten Leitfähigkeitstyps und Ausbilden einer versenkten bzw. eingelassenen Schicht (2) eines zuzeiten Leitfähgikeitstyps im Substrat, Ausbilden einer dünnen Isolierschicht (3) über der gesamten Oberfläche von Substrat und eingelassener Schicht sowie Ausbilden einer Siliciumnitridschicht (4) über der gesamten Oberfläche der dünnen Isolierschicht,
(b) V/egätzen der Siliciumnitridschicht (4) v/enigstens an den Bereichen (4a, 4b), an denen Feldoxidschichten (10) ausgebildet werden sollen,
(c) Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps in dem Bereich der eingelassenen Schicht (2) des zweiten Leitfähgikeitstyps, an dem die Feldoxidschicht (10) ausgebildet werden soll,
(d) Wärmebehandlung des Substrats (1) zur selektiven thermischen Gxidation der Flächen, auf denen die Feldoxidschichten (10) ausgebildet werden sollen, wobei die Siliciumnitridschicht (4) als Maske zur Ausbildung einer dünnen Feldoxidschicht (10) dient, und
(e) Entfernen der während des Schrittes (a) ausgebildeten, darunter liegenden dünnen thermisch oxidierten Schicht (3) und Ausbilden von Gate-Isolierschichten (11), Source-Be-
709829/0742
ORIGINAL INSPECTED
reichen (I3a, 13b) und Drain-Bereichen (13, 14) von MlS-Anordnungen im Halbleitersubstrat (1) des ersten Leitfähig keitstyps und der eingelassenen Schicht (2) des zweiten Leitfähigkeitstyps und Ausbilden von Diffusionsschichten (7a, 7b) mit gev/ünschter Verunreinigungskonzentration unterhalb der Feldoxidschichten (10).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (d) einen Unterschritt umfaßt, bei dem die dünne Isolationsschicht (3) unterhalb der Siliciumnitridschicht (4) weggeätzt v/ird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die dünne Isolationsschicht (3) eine thermisch oxidierte Schicht ist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei dem Schritt (c) die Verunreinigung des zweiten Leitfähigkeitstyps durch Ionenimplantation in diejenigen Flächen der eingelassenen Schicht (2) des zweiten Leitfähigkeitstyps eingeführt wird, auf denen die Feldoxidschichten (10) ausgebildet werden sollen.
5. Verfahren zur Herstellung komplementärer Isolierschicht-Feldeffekttransistoren, gekennzeichnet durch folgende Schritte:
(a) Abgrenzen eines Teils einer Oberfläche eines n-leiten- den Halbleitersubstrats (1) und Ausbilden einer p-leitenden eingelassenen Schicht (2) im Substrat, Ausbilden einer dünnen thermisch oxidierten Schicht (3) über der
709829/0742
- vg -
.3-
gesamten Oberfläche von Substrat und eingelassener Schicht und Ausbilden eines Siliciumnitridfilms (4) über der gesamten Oberfläche der thermisch oxidierten Schicht (3),
(b) Wegätzen der Siliciumnitridschicht (4) an den Bereichen, auf denen Feldoxidschichten (10) ausgebildet werden sollen,
(c) Einbringen von Donator- und Akzeptor-Verunreinigungen (7 , 9) in diejenigen Bereiche des η-leitenden Halbleitersubstrats (1) bzw. der p-leitenden eingelassenen Schicht (2), auf denen die Feldoxidschichten (10) ausgebildet werden sollen, unter Verwendung eines Teils der Siliciumnitridschicht (4) als Maske,
(d) Wärmebehandlung des Substrats (1) zur selektiven thermischen Oxidation derjenigen Bereiche, auf denen die Feldoxidschichten (10) ausgebildet werden sollen, unter Verwendung der Siliciumnitridschicht als Maske, zur Ausbildung der Feldoxidschichten (10) mit LOCOS-Aufbau, und
(e) Entfernen der während des Schrittes (a) gebildeten Siliciumnitridschicht (4) und der darunter liegenden dünnen thermisch oxidierten Schicht (3) und Ausbilden von Gate-Isolationsschichten (11), Source-Bereichen (13a, 13b) und Drain-Bereichen (13, 14) von MIS-Anordnungen im n-leitenden Kalbleitersubstrat (1) bzw. in der p_leitenden eingelassenen Schicht (2).
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß im Schritt (c) der Donator aus Phosphor und der Akzeptor aus Bor besteht.
709829/0742
7. Verfahren zur Herstellung komplementärer Isolierschicht-Feldeffekttransistoren, gekennzeichnet durch folgende Schritte:
(a) Abgrenzen eines Bereichs einer Oberfläche eines n(p)-leitenden Halbleitersubstrats (1) und Ausbilden einer p(n)-leitenden eingelassenen Schicht im Substrat (1), Ausbilden einer dünnen thermisch oxidierten Schicht (3) über der gesamten Oberfläche von Substrat und eingelassener Schicht und Ausbilden einer Siliciumnitridschicht (4) über der gesamten Oberfläche der thermisch oxidierten Schicht (3),
(b) Wegätzen der Siliciumnitridschicht (4) und der darunter liegenden dünnen thermisch oxidierten Schicht (3) an denjenigen Flächen, auf denen Feldoxidschichten (10) ausgebildet werden sollen,
(c) Einbringen von Akzeptor(Donator)- oder Donator(Akzeptor) -Verunreinigungen in die freiliegende Oberfläche des Substrats (1) durch Ionenimplantation im Bereich der n(p)-Kanal- oder ρ(η)-Kanal-Anordnung,
(d) Einbringen von Donator(Akzeptor)- oder Akzeptor(Donator) -Verunreinigungen in die freiliegende Oberfläche des Substrats (1) durch Ionenimplantation im Bereich der p(n)-Kanal- oder η(p)-Kanal-Anordnung,
(e) Wärmebehandlung des Substrats (1) zur selektiven thermischen Oxidation der freiliegenden Oberflächenbereiche des Substrats (1) unter Verwendung der Siliciumnitridschicht (4) als Maske zur Ausbildung dünner Feldoxidschichten (10), und
709829/0742
•i"
(f) Entfernen der Siliciumnitridschicht (4) und der darunter liegenden dünnen thermisch oxidierten Schicht (3)» die während des Schrittes (a) gebildet warden, und Ausbilden von Gate-Isolationsschichten (11), Source-Bereichen (13a, 13b) und Drain-Dereichen (13, 14) der jeweiligen MIS-Anordnungen und Diffusionsschichten (7a, 9a) gewünschter Verunreinigungskonzentrationen unterhalb der Feldoxidschichten (10).
8. Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit komplementären Isolierschicht-Feldeffekttransistoren, gekennzeichnet durch folgende Schritte:
(a) Abgrenzen eines Teils einer Oberfläche eines n-leitenden Siliciumsubstrats (1) und Ausbilden einer p-leitenden, in das Substrat eingelassenen Schicht (2) durch Ionenimplantation, Ausbilden einer Siliciumdioxidschicht
(3) über der gesamten Oberfläche von Substrat und eingelassener Schicht und Ausbilden einer Siliciumnitridschicht
(4) über der gesamten Oberfläche der Siliciumdioxidschicht
(b) selektive Ausbildung einer ersten lichtempfindlichen Schicht (5) auf der Siliciumnitridschicht (4) über dem η-leitenden Siliciumsubstrat (1) und der p-leitenden eingelassenen Schicht (2),
(c) Wegätzen der Siliciumnitridschicht (4) und der darunter liegenden Siliciumdioxidschicht (3) unter Verwendung der ersten lichtempfindlichen Schicht (5) als Maske zum
709829/0742
Freilegen von Oberflächen des n-leitenden Siliciumsubstrats (1) und der p-leitenden eingelassenen Schicht (2),
(d) Abdecken der freiliegenden Oberfläche des n-leitenden Substrats (1) mit einer zweiten lichtempfindlichen Schicht
(e) Einbringen einer Akzeptor-Verunreinigung (7) in die
freiliegende Oberfläche der p-leitenden eingelassenen Schicht (2) durch Ionenimplantation unter Verwendung der ersten lichtempfindlichen Schicht (5) als Maske,
(f) Entfernen der ersten und zweiten lichtempfindlichen Schicht (5, 6) und Abdecken der freiliegenden Oberfläche der p-leitenden eingelassenen Schicht (2) mit einer dritten lichtempfindlichen Schicht (8),
(g) Einbringen einer Donator-Verunreinigung (9) in die freiliegende Oberfläche des n-leitenden Siliciumsubstrats
(1) durch Ionenimplantation unter Verwendung der Siliciumnitridschicht (4) als Maske,
(h) Entfernen des dritten lichtempfindlichen Films (8) und selektive Behandlung der freiliegenden Oberflächen der p-leitenden eingelassenen Schicht (2) und des n-leitenden Siliciumsubstrats (1) durch thermische Oxidation unter Verwendung der Siliciumnitridschicht (4) als Maske zur Ausbildung starker Siliciumdioxid-Feldschichten (10), (i) Wegätzen der Siliciumnitridschicht (4) und der darunter liegenden Siliciumdioxidschicht (3) zum Freilegen der p-leitenden eingelassenen Schicht (2) und des n-leitenden Siliciurasubstrats (1),
(j) Oxidieren der freiliegenden Oberflächen der p-leiten-
709829/0742
den eingelassenen Schicht (2) und des η-leitenden Siliciumsubstrats (1) zum Ausbilden von Siliciumdioxid-Gateschichten (11),
(k) Ausbilden von Siliciumschichten (12) über den gesamten Oberflächen der Siliciumdioxid-Feldschichten (10) und der Siliciumdioxid-Gateschichten (11), (1) selektives Wegätzen der Siliciumschichten (12) und der Siliciumdioxid-Gateschichten zum Freilegen der Oberflächen des η-leitenden Siliciumsubstrats (1) und der pleitenden eingelassenen Schicht (2),
(m) Eindiffundieren einer Akzeptor-Verunreinigung in das freiliegende η-leitende Siliciumsubstrat (1) und einer •Iponator-Verunreinigung in die freiliegende p-leitende (eingelassene Schicht (2) unter Verwendung der verbleibenden Siliciumschicht (12) und der Siliciumdioxid-Feldschichten (10) als Masken zur Ausbildung von Source-Bereichen (S) bzw. Drain-Bereichen (D), und (n) Verbinden von Aluminiumschichten mit den Source-Bereichen (S) und den Drain-Bereichen (D), die im n-leitenden Siliciumsubstrat (1) bzw. in der p-leitenden eingelassenen Schicht (2) ausgebildet sind.
709829/0742
DE2700873A 1976-01-12 1977-01-11 Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren Expired DE2700873C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP205776A JPS5286083A (en) 1976-01-12 1976-01-12 Production of complimentary isolation gate field effect transistor

Publications (2)

Publication Number Publication Date
DE2700873A1 true DE2700873A1 (de) 1977-07-21
DE2700873C2 DE2700873C2 (de) 1986-05-15

Family

ID=11518695

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2700873A Expired DE2700873C2 (de) 1976-01-12 1977-01-11 Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren

Country Status (4)

Country Link
US (2) US4110899A (de)
JP (1) JPS5286083A (de)
DE (1) DE2700873C2 (de)
NL (1) NL186355C (de)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2707652A1 (de) * 1976-02-25 1977-09-01 Intel Corp Verfahren zur bildung von kanalsperren entgegengesetzter leitungstypen im zwischenbereich zwischen zwei mos-bauelementen zugeordneten zonen eines siliziumsubstrats
DE2816795A1 (de) * 1977-09-21 1979-04-05 Harris Corp Verfahren zur herstellung eines substrats fuer einen cmos-schaltkreis und nach einem solchen verfahren hergestellter schaltkreis
DE2933849A1 (de) * 1978-08-23 1980-03-13 Hitachi Ltd Verfahren zur herstellung von halbleiteranordnungen
FR2447095A1 (fr) * 1979-01-22 1980-08-14 Ates Componenti Elettron Procede pour la fabrication de transistors mos complementaires a integration poussee pour tensions elevees
DE3110477A1 (de) * 1980-03-24 1982-01-28 Intel Corp., Santa Clara, Calif. Verfahren zur herstellung von cmos-bauelementen
DE3131240A1 (de) * 1980-08-15 1982-06-09 Hitachi, Ltd., Tokyo Halbleitervorrichtungen und verfahren zu ihrer herstellung
EP0067206A1 (de) * 1980-12-22 1982-12-22 Ncr Co Verfahren zur herstellung komplementärer halbleiteranordnungen.
EP0072967A2 (de) * 1981-08-25 1983-03-02 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen in Siliziumgate-Technologie
EP0110103A1 (de) * 1982-12-03 1984-06-13 International Business Machines Corporation Verfahren zum Herstellen einer CMOS-Struktur
EP0111098A1 (de) * 1982-12-09 1984-06-20 International Business Machines Corporation Verfahren zum Herstellen komplementärer Metall-Oxid-Halbleiterstrukturen
EP0111099A1 (de) * 1982-12-09 1984-06-20 International Business Machines Corporation Verfahren zum Herstellen komplementärer Metall-Oxid-Halbleiterstrukturen
EP0123182A1 (de) * 1983-04-21 1984-10-31 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
EP0123384A1 (de) * 1983-02-25 1984-10-31 Western Digital Corporation Struktur eines integrierten komplementären Feldeffektstromkreises mit isolierten Toren und Verfahren zur Herstellung dieser Struktur
EP0135163A1 (de) * 1983-08-26 1985-03-27 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55156370A (en) * 1979-05-25 1980-12-05 Hitachi Ltd Manufacture of semiconductor device
US5252505A (en) * 1979-05-25 1993-10-12 Hitachi, Ltd. Method for manufacturing a semiconductor device
JPS5643756A (en) * 1979-09-18 1981-04-22 Seiko Epson Corp Manufacture of semiconductor device
JPS5683078A (en) * 1979-12-11 1981-07-07 Mitsubishi Electric Corp Semiconductor device
JPS5691461A (en) * 1979-12-25 1981-07-24 Fujitsu Ltd Manufacturing of complementary mos integrated circuit
NL186662C (nl) * 1980-04-29 1992-03-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
JPS5766659A (en) * 1980-10-09 1982-04-22 Toshiba Corp Manufacture of complementary mos semiconductor device
US4382827A (en) * 1981-04-27 1983-05-10 Ncr Corporation Silicon nitride S/D ion implant mask in CMOS device fabrication
US4385947A (en) * 1981-07-29 1983-05-31 Harris Corporation Method for fabricating CMOS in P substrate with single guard ring using local oxidation
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
US4528581A (en) * 1981-10-21 1985-07-09 Hughes Aircraft Company High density CMOS devices with conductively interconnected wells
US4426766A (en) * 1981-10-21 1984-01-24 Hughes Aircraft Company Method of fabricating high density high breakdown voltage CMOS devices
JPS5885559A (ja) * 1981-11-18 1983-05-21 Nec Corp Ｃｍｏｓ型半導体集積回路装置
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
IT1210872B (it) * 1982-04-08 1989-09-29 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate.
JPS5955052A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体集積回路装置の製造方法
EP0157926B1 (de) * 1984-03-21 1989-03-08 Siemens Aktiengesellschaft Verfahren zum Herstellen einer hochintegrierten MOS-Feld-effekttransistorschaltung
JPS60166156U (ja) * 1985-03-07 1985-11-05 セイコーエプソン株式会社 相補型ｍｏｓ集積回路装置
NL8501720A (nl) * 1985-06-14 1987-01-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker.
US4685194A (en) * 1985-10-21 1987-08-11 The United States Of America As Represented By The Secretary Of The Air Force Direct moat self-aligned field oxide technique
JPS63147A (ja) * 1987-06-12 1988-01-05 Seiko Epson Corp 半導体装置
JPS63146A (ja) * 1987-06-12 1988-01-05 Seiko Epson Corp 半導体装置
JPH02224269A (ja) * 1989-12-29 1990-09-06 Seiko Epson Corp 半導体装置
JP2572653B2 (ja) * 1989-12-29 1997-01-16 セイコーエプソン株式会社 半導体装置の製造方法
US5212111A (en) * 1992-04-22 1993-05-18 Micron Technology, Inc. Local-oxidation of silicon (LOCOS) process using ceramic barrier layer
US5328866A (en) * 1992-09-21 1994-07-12 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5439842A (en) * 1992-09-21 1995-08-08 Siliconix Incorporated Low temperature oxide layer over field implant mask
EP0637074A3 (de) * 1993-07-30 1995-06-21 Sgs Thomson Microelectronics Verfahren zur Herstellung von aktiven und isolierten Bereichen durch gespaltene Abbildung.
US5648290A (en) * 1994-12-30 1997-07-15 Lsi Logic Corporation Method of making a CMOS dynamic random-access memory (DRAM)
US5679598A (en) * 1994-12-30 1997-10-21 Lsi Logic Corporation Method of making a CMOS dynamic random-access memory (DRAM)
US5622882A (en) * 1994-12-30 1997-04-22 Lsi Logic Corporation Method of making a CMOS dynamic random-access memory (DRAM)
US5783470A (en) * 1995-12-14 1998-07-21 Lsi Logic Corporation Method of making CMOS dynamic random-access memory structures and the like
US6090686A (en) * 1997-06-18 2000-07-18 Lucent Technologies, Inc. Locos isolation process using a layered pad nitride and dry field oxidation stack and semiconductor device employing the same
US5907777A (en) * 1997-07-31 1999-05-25 International Business Machines Corporation Method for forming field effect transistors having different threshold voltages and devices formed thereby
US5981326A (en) * 1998-03-23 1999-11-09 Wanlass; Frank M. Damascene isolation of CMOS transistors
US7049669B2 (en) * 2003-09-15 2006-05-23 Infineon Technologies Ag LDMOS transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3712995A (en) * 1972-03-27 1973-01-23 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device
US3853633A (en) * 1972-12-04 1974-12-10 Motorola Inc Method of making a semi planar insulated gate field-effect transistor device with implanted field
DE2436486A1 (de) * 1973-08-06 1975-02-20 Rca Corp Verfahren zur herstellung eines mit einem schutzband versehenen, integrierten mos-schaltungsbauteils
DE2523379A1 (de) * 1974-06-03 1975-12-11 Fairchild Camera Instr Co Komplementaere feldeffekt-transistoranordnung

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL160988C (nl) 1971-06-08 1979-12-17 Philips Nv Halfgeleiderinrichting met een halfgeleiderlichaam, be- vattende ten minste een eerste veldeffecttransistor met geisoleerde stuurelektrode en werkwijze voor de vervaar- diging van de halfgeleiderinrichting.
US3750268A (en) * 1971-09-10 1973-08-07 Motorola Inc Poly-silicon electrodes for c-igfets
JPS4991279A (de) * 1972-12-29 1974-08-31
CA1001771A (en) * 1973-01-15 1976-12-14 Fairchild Camera And Instrument Corporation Method of mos transistor manufacture and resulting structure
US3920481A (en) * 1974-06-03 1975-11-18 Fairchild Camera Instr Co Process for fabricating insulated gate field effect transistor structure
US4027380A (en) * 1974-06-03 1977-06-07 Fairchild Camera And Instrument Corporation Complementary insulated gate field effect transistor structure and process for fabricating the structure
US4047284A (en) * 1975-05-08 1977-09-13 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
US3983620A (en) * 1975-05-08 1976-10-05 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
JPS5215275A (en) * 1975-07-28 1977-02-04 Mitsubishi Electric Corp Method of manufacturing semiconductor device
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3712995A (en) * 1972-03-27 1973-01-23 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device
US3853633A (en) * 1972-12-04 1974-12-10 Motorola Inc Method of making a semi planar insulated gate field-effect transistor device with implanted field
DE2436486A1 (de) * 1973-08-06 1975-02-20 Rca Corp Verfahren zur herstellung eines mit einem schutzband versehenen, integrierten mos-schaltungsbauteils
DE2523379A1 (de) * 1974-06-03 1975-12-11 Fairchild Camera Instr Co Komplementaere feldeffekt-transistoranordnung

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Elektronik-Anzeiger, 6. Jg., 1974, S. 27-30 *
FR-Z.: Toute L'Electronique, Bd. 35q, Oktober 1971, S. 27, 28 *
NL-Z.: Philips Res. Repts., Bd. 26, 1971, S. 166-180 *
US-Z.: IEEE Transaction on Electron Devices, Bd. ED-21, 1974, S. 324-331 *

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2707652A1 (de) * 1976-02-25 1977-09-01 Intel Corp Verfahren zur bildung von kanalsperren entgegengesetzter leitungstypen im zwischenbereich zwischen zwei mos-bauelementen zugeordneten zonen eines siliziumsubstrats
DE2816795A1 (de) * 1977-09-21 1979-04-05 Harris Corp Verfahren zur herstellung eines substrats fuer einen cmos-schaltkreis und nach einem solchen verfahren hergestellter schaltkreis
FR2404300A1 (fr) * 1977-09-21 1979-04-20 Harris Corp Procede de fabrication d'un circuit integre comportant des dispositifs complementaires a effet de champ, et circuit obtenu
DE2933849A1 (de) * 1978-08-23 1980-03-13 Hitachi Ltd Verfahren zur herstellung von halbleiteranordnungen
FR2447095A1 (fr) * 1979-01-22 1980-08-14 Ates Componenti Elettron Procede pour la fabrication de transistors mos complementaires a integration poussee pour tensions elevees
DE3110477A1 (de) * 1980-03-24 1982-01-28 Intel Corp., Santa Clara, Calif. Verfahren zur herstellung von cmos-bauelementen
DE3131240A1 (de) * 1980-08-15 1982-06-09 Hitachi, Ltd., Tokyo Halbleitervorrichtungen und verfahren zu ihrer herstellung
US5028975A (en) * 1980-08-15 1991-07-02 Hitachi, Ltd. Semiconductor devices and a process for producing the same
EP0067206A4 (de) * 1980-12-22 1984-03-01 Ncr Corp Verfahren zur herstellung komplementärer halbleiteranordnungen.
EP0067206A1 (de) * 1980-12-22 1982-12-22 Ncr Co Verfahren zur herstellung komplementärer halbleiteranordnungen.
EP0072967A2 (de) * 1981-08-25 1983-03-02 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen in Siliziumgate-Technologie
EP0072967A3 (en) * 1981-08-25 1983-11-16 Siemens Aktiengesellschaft Process for manufacuting a highly integrated complementary mos field effect transistor circuit using silicon gate technology
EP0110103A1 (de) * 1982-12-03 1984-06-13 International Business Machines Corporation Verfahren zum Herstellen einer CMOS-Struktur
EP0111098A1 (de) * 1982-12-09 1984-06-20 International Business Machines Corporation Verfahren zum Herstellen komplementärer Metall-Oxid-Halbleiterstrukturen
EP0111099A1 (de) * 1982-12-09 1984-06-20 International Business Machines Corporation Verfahren zum Herstellen komplementärer Metall-Oxid-Halbleiterstrukturen
EP0123384A1 (de) * 1983-02-25 1984-10-31 Western Digital Corporation Struktur eines integrierten komplementären Feldeffektstromkreises mit isolierten Toren und Verfahren zur Herstellung dieser Struktur
EP0123182A1 (de) * 1983-04-21 1984-10-31 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
EP0135163A1 (de) * 1983-08-26 1985-03-27 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen

Also Published As

Publication number Publication date
US4110899A (en) 1978-09-05
DE2700873C2 (de) 1986-05-15
USRE31079E (en) 1982-11-16
JPS5286083A (en) 1977-07-16
NL7700290A (nl) 1977-07-14
NL186355B (nl) 1990-06-01
JPS638622B2 (de) 1988-02-23
NL186355C (nl) 1990-11-01

Similar Documents

Publication Publication Date Title
DE2700873A1 (de) Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren
DE3019850C2 (de)
DE3150222C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE4233236C2 (de) Halbleitereinrichtung mit einem Wannenbereich für einen MOS-Transistor und Herstellungsverfahren dafür
DE19527131B4 (de) Halbleitervorrichtung mit einer T-förmigen Gatestruktur und Verfahren zu deren Herstellung
EP0029554B1 (de) Verfahren zum Herstellen von MNOS-Speichertransistoren mit sehr kurzer Kanallänge in Silizium-Gate-Technologie
DE2814973C2 (de) Verfahren zur Herstellung eines Speicher-Feldeffekttransistors
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE19531629C1 (de) Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur
DE3110477A1 (de) Verfahren zur herstellung von cmos-bauelementen
EP0123093A1 (de) Schottky-Diode, integrierte Schaltung mit Schottky-Diode und Verfahren zur Herstellung derselben
DE3106202A1 (de) Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung
DE3105118A1 (de) Verfahren zur herstellung einer integrierten schaltung mit komplementaeren bipolaren transistoren und komplementaeren isolierschicht-gate-feldeffekttransistoren auf einem gemeinsamen substrat
DE2247975C3 (de) Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren
DE2734694A1 (de) Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE4114000C2 (de) Halbleitereinrichtung und Herstellungsverfahren dafür
DE2902368A1 (de) Komplementaer-mos-inverter
EP0157926B1 (de) Verfahren zum Herstellen einer hochintegrierten MOS-Feld-effekttransistorschaltung
DE102016202110B4 (de) Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung
DE3424181A1 (de) Cmos verfahren zur herstellung integrierter schaltungen, insbesondere dynamischer speicherzellen
DE2954543C2 (de)
DE3046524A1 (de) &#34;halbleitervorrichtung und verfahren zu ihrer herstellung&#34;
DE2814695A1 (de) Verfahren zum herstellen einer integrierten schaltung
DE2911726C2 (de) Verfahren zur Herstellung eines Feldeffekttransistors

Legal Events

Date Code Title Description
8128 New person/name/address of the agent

Representative=s name: VON FUENER, A., DIPL.-CHEM. DR.RER.NAT. EBBINGHAUS

8128 New person/name/address of the agent

Representative=s name: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBE

Q176 The application caused the suspense of an application

Ref document number: 2707652

Country of ref document: DE

D2 Grant after examination
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Free format text: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBEL-HOPF, U., DIPL.-CHEM. DR.RER.NAT., PAT.-ANWAELTE, 8000 MUENCHEN