JPS63147A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63147A JPS63147A JP62146385A JP14638587A JPS63147A JP S63147 A JPS63147 A JP S63147A JP 62146385 A JP62146385 A JP 62146385A JP 14638587 A JP14638587 A JP 14638587A JP S63147 A JPS63147 A JP S63147A
- Authority
- JP
- Japan
- Prior art keywords
- well region
- type well
- forming
- oxide film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係わるものであり、詳しくは導電
型の異なる２種類のウェル領域を有する構造の半導体装
置に関する。
型の異なる２種類のウェル領域を有する構造の半導体装
置に関する。
従来のウェル領域を一有する構造の半導体装置について
、第１図ａ −ｄを用いて以下に説明する。
、第１図ａ −ｄを用いて以下に説明する。
第１図ａは、単結晶シリコン基板１にシリコン酸化膜２
を形成した半導体装置の断面図である。次に、Ｎ型ウェ
ル領域を形成するための窓をシリコン酸化膜２にホトエ
ッチにより開け、レジスト４等をマスクとしてＮ型を形
成するイオン５をイオン注入しＮ型ウェル領域６を形成
して第１図すとなる。このＮ型ウェル領域を形成した後
、レジスト４を剥離し、そして第１図Ｃのように再度シ
リコン酸化膜７を形成する。シリコン酸化膜７は残存す
るシリコン酸化膜３の上にも形成される。その後、パタ
ーン化されたホトレジスト９をマスクとしてエツチング
することにより、Ｐ型ウェル領域を形成するための窓を
酸化膜８に開けた、次に、レジスト９等をマスクとして
Ｐ型を形成するイオン１０をイオン注入する。このよう
にして、第１図ｄに示すようにＰ型ウェル領域１１を形
成する。以上のように、従来の方法はＮ型ウェル領域及
びＰ型ウェル領域をそれぞれ別のマスクを用いて形成し
ていた。
を形成した半導体装置の断面図である。次に、Ｎ型ウェ
ル領域を形成するための窓をシリコン酸化膜２にホトエ
ッチにより開け、レジスト４等をマスクとしてＮ型を形
成するイオン５をイオン注入しＮ型ウェル領域６を形成
して第１図すとなる。このＮ型ウェル領域を形成した後
、レジスト４を剥離し、そして第１図Ｃのように再度シ
リコン酸化膜７を形成する。シリコン酸化膜７は残存す
るシリコン酸化膜３の上にも形成される。その後、パタ
ーン化されたホトレジスト９をマスクとしてエツチング
することにより、Ｐ型ウェル領域を形成するための窓を
酸化膜８に開けた、次に、レジスト９等をマスクとして
Ｐ型を形成するイオン１０をイオン注入する。このよう
にして、第１図ｄに示すようにＰ型ウェル領域１１を形
成する。以上のように、従来の方法はＮ型ウェル領域及
びＰ型ウェル領域をそれぞれ別のマスクを用いて形成し
ていた。
又、従来のセルファライン技術は特開昭５２−８６０８
３号公報の様に、フィールド絶縁膜とゲート部とをマス
クとしてソース・ドレイン領域を自己整合的にイオンを
打ち込んで形成し、チャンネルストッパ領域とソース・
ドレイン領域との境界面にＰ−Ｎ接合を形成する方法で
ある。
３号公報の様に、フィールド絶縁膜とゲート部とをマス
クとしてソース・ドレイン領域を自己整合的にイオンを
打ち込んで形成し、チャンネルストッパ領域とソース・
ドレイン領域との境界面にＰ−Ｎ接合を形成する方法で
ある。
しかし、従来のウェル領域の構造は、Ｎ型ウェル領域及
びＰ型ウェル領域をそれぞれ離れて形成されていたので
、 ■ 素子の高密度化ができない ■ ホト工程が２回必要である という問題点があった。
びＰ型ウェル領域をそれぞれ離れて形成されていたので
、 ■ 素子の高密度化ができない ■ ホト工程が２回必要である という問題点があった。
又、従来のセルファライン法によると、■ イオン打ち
込みでソース・ドレイン領域を形成するためのマスクは
、選択酸化法によって形成されたフィールド絶縁膜とゲ
ート部であるため、高エネギーを有するイオンを打ち込
むとゲート部の絶縁性が破壊される欠点がある。
込みでソース・ドレイン領域を形成するためのマスクは
、選択酸化法によって形成されたフィールド絶縁膜とゲ
ート部であるため、高エネギーを有するイオンを打ち込
むとゲート部の絶縁性が破壊される欠点がある。
■ 隣接して形成された導電型の異なる２種類の領域に
よって作られるＰ−Ｎ接合面は、それぞれの不純物濃度
が同一でないため、イオン打ち込み後の熱拡散処理、Ｐ
ＳＧ等の保護膜を形成する工程での加熱処理等によって
、不純物濃度の高い領域から低い領域へと移動し、セル
ファライン法によって形成されたＰ−Ｎ接合面をイオン
打ち込みで形成した位置に止めておくことは難しいとい
う欠点がある。
よって作られるＰ−Ｎ接合面は、それぞれの不純物濃度
が同一でないため、イオン打ち込み後の熱拡散処理、Ｐ
ＳＧ等の保護膜を形成する工程での加熱処理等によって
、不純物濃度の高い領域から低い領域へと移動し、セル
ファライン法によって形成されたＰ−Ｎ接合面をイオン
打ち込みで形成した位置に止めておくことは難しいとい
う欠点がある。
という問題点があった。
以上のように、従来の技術では導電型の異なる２種類の
領域を深い拡散層にしそして隣接して形成し、そのＰ−
Ｎ接合面を後工程の加熱条件によらず一定位置に止める
構造がなく、半導体装置の高密度化、低コスト化及び高
性能化の隘路となでいた。
領域を深い拡散層にしそして隣接して形成し、そのＰ−
Ｎ接合面を後工程の加熱条件によらず一定位置に止める
構造がなく、半導体装置の高密度化、低コスト化及び高
性能化の隘路となでいた。
そこで、本発明はこのような問題点を解決するものであ
り、その目的とするところは ■ 半導体装置を高密度化する構造 ■ ホト工程を１回にする構造 を提供することにある。
り、その目的とするところは ■ 半導体装置を高密度化する構造 ■ ホト工程を１回にする構造 を提供することにある。
本発明は、相補型ＭＯ３）ランジスタを有する半導体装
置において、前記相補型ＭＯＳトランジスタが形成され
るＰ型ウェル領域とＮ型ウェル領域とが互いに隣接して
いることを特徴とする。
置において、前記相補型ＭＯＳトランジスタが形成され
るＰ型ウェル領域とＮ型ウェル領域とが互いに隣接して
いることを特徴とする。
第２図すに示すように、イオン打ち込みに対するマスク
１５．１６及び１７は厚さが厚いので、高エネルギーの
イオン打ち込みによりイオンがそれらを突き抜けること
がなく、イオン１８によって深いＮ型ウェル領域を形成
できる。また、第２図ｄに示すように、選択酸化膜２１
は厚さが厚いので、高エネルギーのイオン打ち込みによ
りイオンがそれを突き抜けＮ型ウェル領域に達すること
なく、イオン２２によって深いＰ型ウェル領域を形成で
きる。
１５．１６及び１７は厚さが厚いので、高エネルギーの
イオン打ち込みによりイオンがそれらを突き抜けること
がなく、イオン１８によって深いＮ型ウェル領域を形成
できる。また、第２図ｄに示すように、選択酸化膜２１
は厚さが厚いので、高エネルギーのイオン打ち込みによ
りイオンがそれを突き抜けＮ型ウェル領域に達すること
なく、イオン２２によって深いＰ型ウェル領域を形成で
きる。
又、Ｐ型ウェル領域とＮ型ウェル領域とが接して形成さ
れるＰ−Ｎ接合面は、それぞれの領域の不純物濃度が加
熱によて移動しない程度に等しいので、後工程の加熱条
件によるＰ−Ｎ接合面の移動を防止することができる。
れるＰ−Ｎ接合面は、それぞれの領域の不純物濃度が加
熱によて移動しない程度に等しいので、後工程の加熱条
件によるＰ−Ｎ接合面の移動を防止することができる。
このような不純物濃度が略等しい導電型の異なる２種類
のウェル領域を選択酸化法を用いて形成することにより
、自己整合なイオン打ち込みとジャンクションを正確な
位置に形成することの他に、ジャンクジタンの幅のバラ
ツキを小さくすること、ジャンクションにおける不純物
分布バラツキを小さくすること及び選択酸化膜のバーズ
ビークと不純物の熱拡散を利用した緩らかな不純物の分
布等が可能になる。
のウェル領域を選択酸化法を用いて形成することにより
、自己整合なイオン打ち込みとジャンクションを正確な
位置に形成することの他に、ジャンクジタンの幅のバラ
ツキを小さくすること、ジャンクションにおける不純物
分布バラツキを小さくすること及び選択酸化膜のバーズ
ビークと不純物の熱拡散を利用した緩らかな不純物の分
布等が可能になる。
第２図ａｗｄは、本発明の１実施例における代表的な工
程に係わる図である。
程に係わる図である。
第２図ａは、単結晶シリコン基板１２にシリコン酸化膜
１３及び従来から良く知られているように、酸化に対し
てマスク作用を有する耐酸化マスクとなりえるシリコン
窒化膜１４を形成したものである。
１３及び従来から良く知られているように、酸化に対し
てマスク作用を有する耐酸化マスクとなりえるシリコン
窒化膜１４を形成したものである。
次に、レジスト１６を塗布し露光しエツチングすること
により、マスクの形状に形成されたレジスト１７が形成
される。レジスト１７をマスクとして、Ｎ型ウェル領域
を形成するための窓をエツチングにより明け、シリコン
窒化膜１６及びレジスト１７をマスクとしてＮ型を形成
するイオン１８をイオン注入し、第２図すに示すように
Ｎ型ウェル領域１９を形成する。次に、シリコン窒化膜
６をマスクとして選択酸化を行い第２図Ｃのようにシリ
コン酸化膜２０を形成する。その後、シリコン窒化膜を
エツチング除去すると選択酸化した部分のシリコン酸化
膜２１が残る。このシリコン酸化膜２１をマスクとして
Ｐ型を形成するイオン２２を注入することにより、第２
図のようにＰ型ウェル領域２３をＮ型ウェル領域１９に
隣接させて形成する。
により、マスクの形状に形成されたレジスト１７が形成
される。レジスト１７をマスクとして、Ｎ型ウェル領域
を形成するための窓をエツチングにより明け、シリコン
窒化膜１６及びレジスト１７をマスクとしてＮ型を形成
するイオン１８をイオン注入し、第２図すに示すように
Ｎ型ウェル領域１９を形成する。次に、シリコン窒化膜
６をマスクとして選択酸化を行い第２図Ｃのようにシリ
コン酸化膜２０を形成する。その後、シリコン窒化膜を
エツチング除去すると選択酸化した部分のシリコン酸化
膜２１が残る。このシリコン酸化膜２１をマスクとして
Ｐ型を形成するイオン２２を注入することにより、第２
図のようにＰ型ウェル領域２３をＮ型ウェル領域１９に
隣接させて形成する。
以上のように、本発明はホトエッチが１回で導電型の異
なる２種類のウェル領域を形成できるので工程が簡素化
できると共に、マスク合わせ誤差のための寸法的な余裕
をとる必要がなくなり、半導体装置の高集積化が達成で
きるという効果を有する。更に、後工程の熱処理によっ
て移動しなくしかも耐圧等の特性のバラツキの小さいＰ
−Ｎ接合を形成することができる。
なる２種類のウェル領域を形成できるので工程が簡素化
できると共に、マスク合わせ誤差のための寸法的な余裕
をとる必要がなくなり、半導体装置の高集積化が達成で
きるという効果を有する。更に、後工程の熱処理によっ
て移動しなくしかも耐圧等の特性のバラツキの小さいＰ
−Ｎ接合を形成することができる。
以上述べたように、本発明はＰ型ウェル領域とＮ型ウェ
ル領域とを隣接して形成するっことにより、 ■ Ｐ型ウェル領域とＮ型ウェル領域が隣接して形成さ
れ、集積度を従来の製造方法に比して２０〜３０％改善
することができた。
ル領域とを隣接して形成するっことにより、 ■ Ｐ型ウェル領域とＮ型ウェル領域が隣接して形成さ
れ、集積度を従来の製造方法に比して２０〜３０％改善
することができた。
■ Ｎ型ウェル領域に形成されたソース、ドレイン又は
ゲートとＰ型ウェル領域に形成されたソース、ドレイン
又はゲートとの配線距離を１０〜４０％短くすることが
できた。
ゲートとＰ型ウェル領域に形成されたソース、ドレイン
又はゲートとの配線距離を１０〜４０％短くすることが
できた。
■ Ｎ型ウェル領域とＰ型ウェル領域を隣接して形成し
、そのＰ−Ｎ接合面を後工程の加熱条件によらず一定位
置に止めることができた ■ Ｐ型ウェル領域及びＮ型ウェル領域を形成するのに
、ホトエッチ工程を従来の２回から１回へと５０％減ら
すことができた。
、そのＰ−Ｎ接合面を後工程の加熱条件によらず一定位
置に止めることができた ■ Ｐ型ウェル領域及びＮ型ウェル領域を形成するのに
、ホトエッチ工程を従来の２回から１回へと５０％減ら
すことができた。
という効果を有する。
第１図Ｃａ）＼ｄ）はウェル領域を形成する従来の製造
方法の主要工程における半導体装置の断面図、第２図（
ａ）〜（ｄ）は本発明の１実施例を示す主要工程におけ
る半導体装置の断面図である。 １２・・・・・・単結晶シリコン基板 １３．１５．２０．２１・・・・・・シリコン酸化膜１
４．１６・・・・・・シリコン窒化膜１８・・・・・・
Ｎ型を形成するイオン１９・・・・・・Ｎ型ウェル領域 ２２・・・・・・Ｐ型を形成するイオン２３・・・・・
・Ｐ型ウェル領域 以 上
方法の主要工程における半導体装置の断面図、第２図（
ａ）〜（ｄ）は本発明の１実施例を示す主要工程におけ
る半導体装置の断面図である。 １２・・・・・・単結晶シリコン基板 １３．１５．２０．２１・・・・・・シリコン酸化膜１
４．１６・・・・・・シリコン窒化膜１８・・・・・・
Ｎ型を形成するイオン１９・・・・・・Ｎ型ウェル領域 ２２・・・・・・Ｐ型を形成するイオン２３・・・・・
・Ｐ型ウェル領域 以 上
Claims (1)
- 相補型ＭＯＳトランジスタを有する半導体装置において
、前記相補型ＭＯＳトランジスタが形成されるＰ型ウェ
ル領域とＮ型ウェル領域とが互いに隣接していることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146385A JPS63147A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146385A JPS63147A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11980879A Division JPS5643756A (en) | 1979-09-18 | 1979-09-18 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63147A true JPS63147A (ja) | 1988-01-05 |
Family
ID=15406506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146385A Pending JPS63147A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63147A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960878A (ja) * | 1972-10-17 | 1974-06-13 | ||
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 | ||
| JPS49115647A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS49119587A (ja) * | 1973-03-14 | 1974-11-15 | ||
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
-
1987
- 1987-06-12 JP JP62146385A patent/JPS63147A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960878A (ja) * | 1972-10-17 | 1974-06-13 | ||
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 | ||
| JPS49115647A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS49119587A (ja) * | 1973-03-14 | 1974-11-15 | ||
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
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