DE2436486A1 - Verfahren zur herstellung eines mit einem schutzband versehenen, integrierten mos-schaltungsbauteils - Google Patents
Verfahren zur herstellung eines mit einem schutzband versehenen, integrierten mos-schaltungsbauteilsInfo
- Publication number
- DE2436486A1 DE2436486A1 DE2436486A DE2436486A DE2436486A1 DE 2436486 A1 DE2436486 A1 DE 2436486A1 DE 2436486 A DE2436486 A DE 2436486A DE 2436486 A DE2436486 A DE 2436486A DE 2436486 A1 DE2436486 A1 DE 2436486A1
- Authority
- DE
- Germany
- Prior art keywords
- frame
- shaped structure
- layer
- sections
- lying
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 230000001681 protective effect Effects 0.000 title description 10
- 238000000034 method Methods 0.000 claims description 44
- 238000009792 diffusion process Methods 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 16
- 239000003607 modifier Substances 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000007787 solid Substances 0.000 claims 6
- 230000000295 complement effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 50
- 239000004020 conductor Substances 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000000370 acceptor Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/043—Dual dielectric
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/053—Field effect transistors fets
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/106—Masks, special
Description
Dipl.-Ing. H. Sauerland · Dr.-ing. P. König · Dipl.-Ing. K. Bergen
Patentanwälte - " 4οαα Düsseldorf 3D · Cecilienallee 76 · Telefon 43273a
26. Juli 1974 29 426 B
436486
RCA Corporation, 30 Rockefeiler Plaza,
New York, N.Y0 10020 (V.St.A0)
"Verfahren zur Herstellung eines mit einem Schutzband versehenen, integrierten MOS-Schaltungsbauteils"
Die Erfindung betrifft integrierte Schaltungsbauteile solcher Art, die Feldeffekt-Transistoren mit isolierter
Gate-Elektrode aufweisen. Insbesondere betrifft die Erfindung ein Verfahren, mit dem ein kompaktes, mit Schutzband
versehenes Bauelement herstellbar ist, das Feldeffekt-Transistoren mit selbst ausgerichteten, isolierten
Gate-Elektroden aufweist„
Das Verfahren zur Herstellung eines Feldeffekt-Transistors mit selbst ausgerichteter isolierter Gate-Elektrode
ist bekannt«, Bei diesem Verfahren erfolgt die Diffusion der Source- und Drain-Zone eines Feldeffekt-Transistors
mit isolierter Gate-Elektrode im allgemeinen unter Verwendung eines Silizium-Gate-Elektrodenaufbaus
als Teil der Diffusionsmaske mit gleichzeitiger oder aufeinanderfolgender Diffusion von Leitfähigkeits-Modifizierern
oder Dotierstoffen in die Silizium-Gate-Elektrode, um sie leitend zu machene Die Silizium-Gate-Elektrode
kann entweder oxydiert werden, oder es wird eine Isolierschicht auf ihr aufgebracht, so daß Verbindungsleiter
die Gate-Elektrode überkreuzen können.
6 fu
509808/1004
2^36486
Bisher wurden selbst ausrichtende Silizium-Gate-Bauelemente mit Merkmalen, wie dicken Feldoxiden und kanalunterbrechenden
Schutzbändern verwendet, um die Leistung und Zuverlässigkeit der Bauelemente zu verbessern. Die
Anordnung der kritischen Grenzen der verschiedenen Elemente, wie beispielsweise der Source- und Drain-Zone,
den Feldoxiden und den Schutzbändern dieser Bauelemente, erfolgt üblicherweise durch separate Photomaskierschritte.
Aus dem Stand der Technik sind Verfahren bekannt, bei denen Photomaskierschritte kombiniert werden, was zu
einer gewissen Verbesserung der Kompaktheit und Zuverlässigkeit führt. Es ist jedoch kein Verfahren bekannt,
bei dem sämtliche kritischen Grenzen zwischen den Source- und Drain-Zonen, den Schutzbändern, den Feldoxiden und
den Gate-Elektroden mittels einer einzigen Photomaske festgelegt werden.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung derartiger Bauteile zu schaffen, bei
dem mittels einer einzigen Photomaske diese Grenzen erzeugt werden können, so daß die bei Verwendung mehrerer
Photomasken kritische Ausfluchtung der einzelnen Photomasken entfällt.
Erfindungsgemäß wird diese Aufgabe bei einem Verfahren
zur Herstellung eines integrierten Schaltungsbauteils mit einem Feldeffekt-Transistor mit isolierter Gate-Elektrode
aus einem eine Oberfläche aufweisenden Körper aus halbleitendem Material dadurch gelöst, daß auf der
Oberfläche eine als Diffusionsmaske dienende rahmenartige Struktur mit einem zwei öffnungen begrenzenden
Quersteg gebildet wird, wobei die rahmenartige Struktur eine Gate-Isolierschicht auf der Oberfläche des Körpers,
eine wärmebeständige leitende Schicht auf der Isolier-
509808/1004
-3- 2^36486
schicht und eine für Sauerstoff undurchlässige Schicht auf der leitenden Schicht aufweist; daß durch die innerhalb
der beiden Öffnungen in der rahmenartigen Struktur liegenden Abschnitte der Flächen Leitfähigkeits-Modifizierer
in den Körper eindiffundiert und so voneinander entfernte eindiffundierte Zonen gebildet werden; und daß
von der rahmenartigen Struktur Abschnitte von wenigstens
der leitenden Schicht und der für Sauerstoff undurchlässigen Schicht so entfernt werden, daß auf der Oberfläche
wenigstens die auf dem Quersteg der rahmenartigen Struktur liegenden Teile dieser Schichten verbleiben.
Die Erfindung ist in der folgenden Beschreibung eines Ausführungsbeispiels
in Verbindung mit der Zeichnung näher erläutert, und zwar zeigen:
Fig. 1 bis 3 perspektivische Ansichten eines Teilstücks eines Halbleiterscheibchens, wobei ein Teil der
ersten beim erfindungsgemäßen Verfahren angewandten Verfahrensschritte veranschaulicht ist;
Fig. 4 eine Schnittansicht entlang der Linie 4 - 4 in Fig. 3;
Fig. 5 eine Schnittansicht entlang der Linie 5 - 5 in
Fig. 3;
Fig. 6 bis 9 perspektivische Ansichten zur Veranschaulichung
weiterer Verfahrensschritte des erfindungsgemäßen Verfahrens;
Fig. 10 eine Schnittansicht entlang der Linie 10-10 in Fig. 9;
Fig. 11 eine Schnittansicht entlang der Linie 11-11
in Fig. 9; und
509808/1 U(H ■'■ ORIGINAL INSPECTED
- 4 - 2 ^ 3 e A 8 ί:
Fig. 12 eine Schnittansicht entlang der Linie 12-12
in Fig. 9.
Der Aufbau eines Teilstücks eines Ausführungsbeispiels
eines fertigen integrierten Schaltungsbauelements 10,
das sowohl einen p-leitenden als auch einen n-leitenden
MOS-Transistor aufweist, d.h. ein CMOS-BaueHement
darstellt, und nach dem erfindungsgemäßen Verfahren hergestellt
ist, ist in den Figuren 9 bis 12 gezeigt. Das
Bauelement 10 ist aus einem Körper 12 aus Halbleitermaterial, üblicherweise einem Siliziumscheibchen, hergestellt,
in dem eine Vielzahl ähnlicher Bauelemente 10 auf bekannte Weise hergestellt sind. Der in den Zeichnungen
gezeigte Körper 12 weist eine obere Fläche 14 auf, in deren Bereich die aktiven Elemente des Bauelements
angeordnet sind.
Das Bauelement 10 weist Einrichtungen auf, die einen pleitenden
Feldeffekt-Transistor 16 mit isolierter Gate-Elektrode
und einen η-leitenden Feldeffekt-Transistor 18 mit isolierter Gate-Elektrode begrenzen. Das erfindungsgemäße
Verfahren wird zwar mit besonderem Erfolg bei der Herstellung von Bauelementen mit p- und n-leitenden
Transistoren eingesetzt, kann jedoch auch mit Vorteil bei der Herstellung von Bauelementen verwendet
werden, die Transistoren mit isolierter Gate-Elektrode lediglich eines Leitungstyps enthalten.
Der Körper 12 weist verschiedene, von seiner Fläche 14
vorspringende Mesas 20 auf, die jeweils mit einer ebenen oberen Fläche 22 versehen sind, die im wesentlichen
parallel zur Fläche 14 des Körpers 12 verläuft. Die Flächai22 und die Mesas 20 sind in der bevorzugten
Ausführungsform des nachstehend beschriebenen, erfin-
ORIGINAL INSPECTED
5 0 9 8 Ü 8 / 1 0 0 L
dungsgemäßen Verfahrens Teile der ursprünglichen ebenen Oberfläche des Körpers. 12 und verlaufen daher koplanar
zueinander.
Der p-leitende Feldeffekt-Transistor 16 mit isolierter
Gate-Elektrode weist mit Abstand voneinander angeordnete
Source- und Drain-Zonen 24 und 26 (Figo 10) auf, diei von pn-Übergängen 28 bzvr0 30 begrenzt sind. Die
Zonen 24 und 26 !Legen innerhalb des Körpers 12, wobei Teile von ihnen in einer der Mesas 20 im Bereich
von vieren Seiten liegen. Im Körper 12 ist zwischen dfit. Zonen 24 und 26 eine Kanalzone 32 gebildet, deren
Leitung entgegengesetzt der der Source- und Drain-Zone
24 und 26 ist0 Ein kanalunterbrechendes Schutzbzw.
Sperrband 33 umgibt den Transistor 16 in bekannter Weise.
Kino Gate-Elektrode 34 aus hitzebeständigem., leitendem Material, beispielsweise polykristallinem Silizium,
ist über der Kanal-Zone 32 vorgesehen, und von dieser durch eine Gate-Isolierschicht 36 getrennt. Die Isolierschicht
36 kann in der gezeigten Weise eine Einzelschicht sein oder aus einer Vielzahl von Schichten
aus zwei oder mehreren unterschiedlichen Materialien, beispielsweise Siliziumdioxid und Siliziumnitrid, in
bekannter Weise aufgebaut sein.
Die Gate-Elektrode 34 weist eine ebene obere Fläche 37 auf, die im wesentlichen parallel zur Fläche 22
der Mesa 20 ist und von der Fläche 14 des Körpers 12 einen vorbestimmten Abstand hat, der durch die Dicke
der Isolierschicht 36 und der Gate-Elektrode 34 sowie
die Höhe der Mesa 20 bestimmt ist.
ORIGINAL INSPECTED 509808/ 100A
Ein relativ dicker Körper 38 aus Isoliermaterial, vorzugsweise Siliziumdioxid, liegt auf der Fläche 14 des
Körpers 12 und umgibt die Isolierschicht 36 und die Gate Elektrode 34 eng. Dieser Körper 38 hat eine Oberfläche
40, die im wesentlichen parallel zur Fläche 14 des Körpers 12 verläuft. Die Oberfläche 40 des Körpers 38 hat
den gleichen oder einen geringfügig größeren Abstand von der Fläche 14 des Körpers 12 als die Fläche 37 der Gate-Elektrode
34O Der die beiden Flächen 37 und 40 trennende
Abstand sollte in der Größenordnung von 0 bis etwa 1000 liegen.
Eine Schicht 42 aus isolierendem, für Sauerstoff undurch lässigem Material mit einer Dicke von etwa 1000 Ä liegt
auf der Gate-Elektrode 34. Um einen Anschluß an die Gate-Elektrode 34 zu ermöglichen, ist in der Isolierschicht
42 eine Öffnung 44 (Fig. 12) vorgesehen. Die Öffnungen 46 und 48 Lm Körper 38 in der Nähe der Zonen
JO bzw. 28 ermöglichen einen Anschluß an diesen zuletzt genannten Zonen. Ein Abschnitt eines aufgebrachten Leiters
50 hat über die Öffnung 46 Kontakt mit der Zone 30; ein Abschnitt eines aufgebrachten Leiters 52 erstreckt
sich durch die Öffnung 48 und stellt Kontakt mit der Zone 24 her, und ein Leiter 54 erstreckt sich
mit einem Abschnitt durch die Öffnung 44 und stellt Kontakt mit der Gate-Elektrode 34 her.
Der η-leitende Feldeffekt-Transistor 18 mit isolierter
Gate-Elektrode ist in ähnlicher Weise aufgebaut, mit der Ausnahme, daß seine Elemente in einem p-leitenden
Gebiet 56 im Körper 12 in der Nähe von dessen Fläche 14 liegen. Der η-leitende Feldeffekt-Transistor 18 weist
mit Abstand voneinander angeordnete Source- und Drain-Zonen 58 und 60 (Fig. 11) auf, die durch pn-Ubergänge
ORIGINAL INSPECTED
509808/1004
2^36486
62 und 64 getrennt sind. Die Zonen 58 und 60 sind innerhalb des p-leitenden Gebiets 56 im Körper 12 angeorndet,
wobei Teilabschnitte zu den Seiten einer anderen Mesa 20 verlaufen. Zwischen den Zonen 58 und 60 liegt eine Kanal-Zone
66, die den Leitungstyp des p-leitenden Gebiets besitzt, d.h. dem Leitungstyp der Zonen 58 und 60 entgegengesetzt
ist. Ein ρ -leitendes Kanal-unterbrechendes
Schutz- oder Sperrband 67 umgibt den Transistor 18„
Der Transistor 18 weist außerdem eine Gate-Elektrode 68 über der Kanal-Zone 66 auf, die von der Fläche 22 durch
eine der Gate-Isolierschicht 36 des p-leitenden Feldeffekt-Transistors
16 mit isolierter Gate-Elektrode
entsprechende Gate-Isolierschicht 70 getrennt ist„ Der Körper 38 aus isolierendem Material umgibt auch die Gate-Elektrode
68 und die Isolierschicht 70; außerdem ist eine Schicht 72 aus einem dem Material der Schicht 42 über
der Gate-Elektrode 34 entsprechenden Material vorgesehen.
Eine Öffnung 74 (Fig. 12) in der Schicht 72 ermöglicht die Herstellung eines Anschlusses an der Gate-Elektrode
68 durch einen Abschnitt des aufgebrachten Leiters 54ο
Eine Öffnung 76 im isolierenden Körper 38 ermöglicht
einen Anschluß an der Zone 60 durch einen Abschnitt des Leiters 50. Ein Abschnitt eines aufgebrachten Leiters
78 erstreckt sich durch eine Öffnung 80 im isolierenden Körper 38 und stellt einen Anschluß an der anderen
Zonen 58 des Transistors 18 her.
Wegen der isolierenden Eigenschaften der Schichten 42 und 72 über den Gate-Elektroden 34 und 68 und infige der
Lage der Oberfläche 40 des Körpers 38 oberhalb der oberen
Fläche der Gate-Elektroden 34 und 68 können Leiter die Gate-Elektroden überkreuzen, ohne daß sie hierbei
mit den Elektroden kurzgeschlossen sind. Ein derartiger
ORIGINAL INSPECTED
B 09808/10 IW
2 <t 3 6 4 S C
Leiter ist beispielsweise bei 82 in den Fig. 9 und 12 gezeigt.
Die beiden Transistoren 16 und 18 sind beim dargestellten
Bauelement als Inverter miteinander zusammengeschaltet«,
Die Drain-Elektroden sind durch den Leiter 50 und die Gate-Elektroden der beiden Transistoren und durch
den Leiter 54 miteinander verbunden. Über die Leiter 52 und 78 können getrennte Spannungen an den Source-Elektroden
der beiden Transistoren angelegt werden, wobei
üblicherweise eine relativ hohe Spannung am Leiter 52
und eine relativ niedrige Spannung am Leiter 78 anliegt„
Eine solche Kombination von Transistoren arbeitet in bekannter Weise so, daß am Leiter 50 ein Ausgangssignal
erscheint, das hoch ist, wenn die Eingangsspannung am
Gate-Leiter 54 niedrig ist, und umgekehrt. Andere Schaltungskombinationen
von Transistoren können ebenfalls hergestellt werden.
Das erfindungsgemäße Verfahren zur Herstellung des Bauelements
10 ist in den Figuren 1 bis 9 veranschaulicht. Die erfindungsgemäßen Verfahrensschritte sind dargestellt,
während die üblichen Verfahrensschritte des Reinigens, Waschens und Photomaskierens aus Gründen der
Klarheit weggelassen sind. Wie der Fig. 1 zu entnehmen ist, beginnt das Verfahren mit der Bildung einer Gate-Isolierschicht
83 auf der ursprünglichen Oberfläche des Körpers 12, der im vorliegenden Beispiel ein n-leitendes
Scheibchen mit einem eindiffundierten p-leitenden Gebiet, wie dem p-leitenden Gebiet 56 ist, das mittels
einer ersten Photomaske im Scheibchen gebildet ist. Die Aufbringung der Gate-Isolierschicht 83 kann in bekannter
Weise, beispielsweise durch Erhitzen des Körpers 12, in einer oxydierenden Umgebungsatmosphäre auf eine
B 0 9 8 0 8 / 1 0 0 A ORIGINAL INSPECTED
Temperatur von etwa 100O0C, bis die Schicht 36 auf eine
Dicke von etwa 1000 $. gewachsen ist, erfolgen. Als nächstes
wird eine Gate-Elektrodenschicht 84 auf der Oberfläche der Gate-Isolierschicht 83 gebildet. Die Gate-Elektrodenschicht
84 kann ebenfalls in bekannter Weise, beispielsweise durch Erhitzen des Körpers 14 auf eine
Temperatur zwischen 600°C und 9000C in einer eine Quelle
von Silizium-Atomen, beispielsweise einer Silan (SiH,) enthaltenden Atmosphäre, erzeugt werden, wodurch sich
eine Schicht 84 aus polykristallinem Silizium durch pyrolitische Zersetzung des Silan bildet. Die Zeitdauer und
die Temperatur dieses VerfahrensSchritts müssen so gewählt
werden, daß die Gate-Elektrodenschicht 84 eine Dicke zwischen 3000 & und etwa 6OOO Ä hat. Die Gate-Elektrodenschicht
84 kann während ihres Aufbaus dotiert werden, indem in die Züchtungsatmosphäre eine
Quelle von Leitfähigkeits-Modifizierern, beispielsweise Diboran oder Phosphin, eingebracht wird. Alternativ kann
sie auch nach ihrer Bildung, beispielsweise durch Diffusion, dotiert werden.
Die Gate-Elektrodenschieht 84 wird als nächstes mit einer
Schicht 85 aus isolierendem, für Sauerstoff undurchlässigem Material belegt. Dieses Material ist vorzugsweise
Siliziumnitrid (Si,N,), wobei diese Schicht beispielsweise
durch pyrolitische Abscheidung von Silan und Ammoniak auf der Oberfläche der Gate-Elektrodenschicht
84 bei einer Temperatur von etwa 1000 0C erzeugt
wird. Diese Verfahrensweise ist ebenfalls bekannt.
Fig. 2 zeigt die nächsten Verfahrensschritte, Ein bekanntes photolithographisches Verfahren wird unter Verwendung
einer zweiten Photomaske eingesetzt, um ein Muster in die drei Schichten 83, 84 und 85 einzuarbeiten.
S 0 9 8 0 8 / 1.0 0U
ORIGINAL INSPECTED
2^36486
Teile dieser drei Schichten werden hierbei entfernt, so daß auf der ursprünglichen Oberfläche des Körpers 12
eine Diffusionsmasken-Musterschicht zurückbleibt, die eine erste rahmenförmige Struktur 86 umfaßt, die beim
vorliegenden Ausführungsbeispiel die Form eines Rechtecks mit vier Seiten 87 vorbestimmter Breite hat. Außerdem
verbleibt ein Quersteg 88 vorbestimmter Breite, der zwischen den Mittelpunkten von zwei der Seiten 87 verläuft, so daß zwei Diffusionsöffnungen 89 in der rahmenförmigen
Struktur 86 gebildet sind. Eine zweite rahmenförmige Struktur 90 mit Seiten 92 und einem Quersteg 93
wird über dem p-leitenden Gebiet 56 erzeugt und ist so
ausgebildet, daß in ihr zwei Diffusionsöffnungen 94 liegen. Das Muster weist weiterhin einen langgestreckten
Steg 95 zwischen den rahmenförmigen Strukturen 86 und 90 auf. Die rechteckige Form der rahmenförmigen Strukturen
86 und 90 wird bevorzugt, jedoch sind auch andere abweichende Formen verwirklichbar, wenn dies erforderlich
ist.
Die nächsten Schritte des erfindungsgemäßen Verfahrens
sind in den Fig. 3> 4 und 5 veranschaulicht. Zunächst wird eine ununterbrochene Schicht aus dotiertem Siliziumdioxid
auf der freiliegenden oberen Fläche des Bauelements 10 niedergeschlagen. Dies kann beispielsweise
dadurch erfolgen, daß das Bauelement 10 auf eine Temperatur von etwa 4000C erhitzt wird, in einer Atmosphäre,
die ein Gemisch aus Silan und Sauerstoff und eine Quelle von Donatoren, beispielsweise Phosphin, enthält, so
daß durch pyrolitische Abscheidung und Oxydation des Siliziums und des Phosphors im Gasgemisch eine dotierte
Oxidschicht gebildet wird. Diese dotierte Oxidschicht wird dann auf photolithographischem Weg mit
Hilfe einer dritten Photomaske begrenzt, um Diffusionsquellen 96 und 97 (Fig. 3) aus dotiertem Oxid zu bilden.
9808/10Oi
2^36^86
Die Diffusionsquelle 96 bedeckt, wie gezeigt ist, Oberflächenabschnitte
des Körpers 12 außerhalb der rahmenförmigen Struktur 86 und überlappt diese Struktur 86
und den langgestreckten Steg 95 ο Die Diffusionsquelle 97 liegt dagegen auf der rahmenförmigen Struktur 90,
wobei sie abschnittsweise die Oberfläche des Körpers 12 innerhalb der Diffusionsöffnungen 94 der Struktur
90 berührt. Die zur Begrenzung der Diffusionsquellen und 97 verwendeten Photomasken müssen nicht sehr genau
ausgefluchtet werden, da die Lage der Diffusionsquellen 96 und 97 relativ zu den rahmenförmigen Strukturen 86
und 90 in relativ großem Umfang variieren kann, ohne daß die Ergebnisse des Verfahrens verändert werden.
Das mit den Diffusionsquellen 96 und 97 aus dotiertem
Oxid versehene Bauelement 10 wird als nächstes in einen Diffusionsofen eingesetzt und es wird ein konventioneller
p+-Vorabscheidungsschritt durchgeführt, der zur Diffusion
von Akzeptoren, beispielsweise Bor, in die unbedeckten Abschnitte des Körpers 12 führt, d.h0 in die
innerhalb der Maskier-Öffnung 89 in der rahmenförmigen Struktur 86 liegenden Oberflächenabschnitte und in den
außerhalb der rahmenförmigen Struktur 90 liegenden Oberflächenabschnitt. Gleichzeitig diffundieren Phosphor-Dotierstoffe
von der Quelle 96 und 97 aus dotiertem Oxid in den darunterliegenden Körper 12 ein und bilden Diffusionszonen.
Hierbei werden gleichzeitig die Source- und Drain-Zonen 28 und 30 des p-leitenden Transistors 16,
die Source- und Drain-Zonen 58 und 60 des n-leitenden
Transistors 18, das n+-leitende Schutzband 33 und das p+-leitende Schutzband 67 gebildet. Alle diese Zonen
sind also auf diese Weise unter Verwendung nur einer einzigen Photomaske gebildet.
5 0 9 8 0 8 / 1 0 0 u
Die Diffusionsquellen 96 und 97 werden als nächstes zusammen
mit dem gesamten restlichen, während des p+-Vorabscheidungsschritts
erzeugten Oxid entfernt. Die freigelegten Oberflächen des Körpers 12 werden dann dadurch
oxydiert, daß der Körper 12 auf eine Temperatur von etwa 9000C, "beispielsweise in Dampf erwärmt wird, so daß eine
relativ dünne Oxidschicht 98 auf allen freiliegenden Flächen des Körpers 12 erzeugt wird. Das Bauelement 10 hat nach
Abschluß dieses Verfahrensschritts die in Fig. 6 gezeigte Konfiguration. Die Oxidschicht 98 dient zum Schutz des
Silizium-Körpers 12 gegen ein Lösungsmittel für Silizium, das bei der nachfolgend in Verbindung mit Fig. 7 geschilderten
Reihe von Verfahrensschritten angewandt wird.
Zur Bildung der Gate-Elekt roden 34 und 68 gemeinsam mit
vergrößerten Kontaktflächen für diese Elektroden wird als nächstes eine vierte Photomaske verwendet-r Diese
vierte Maske muß so angeordnet werden, daß sie wenigstens die Querstege 88 und 93 der rahmenförmigen Strukturen 86 bzw.
90 und vorzugsweise noch einen Abschnitt jeder der Seiten der rahmenförmigen Strukturen 86 und 90 schützt, die im
Bereich des Endes der Querstege 88 und 93 liegen. Vorzugsweise bleibt ein relativ großer Abschnitt der Seiten der
rahmenförmigen Strukturen an den Enden der Querstege erhalten, an denen der Anschluß erfolgt. Die Silizium- und
Siliziumnitridschichten der ungeschützten Abschnitte der rahmenförmigen Strukturen 86 und 90 und des langgestreckten
Steges 95 werden dann entfernt, indem sie aufeinanderfolgend mit einem Lösungsmittel für Siliziumnitrid, beispielsweise
Phosphorsäure (bei 18O0C) zur Entfernung der obersten Schicht, und einem Lösungsmittel für Silizium,
beispielsweise Kaliumhydroxid, zur Entfernung der polykristallinen Siliziumschicht in Kontakt gebracht werden.
509808/ 1OCU
243646t - 13 -
Das Bauelement 10 hat nach Abschluß dieses Verfahrensschritts die in Fig. 7 gezeigte Form.
In der in Fig. 7 gezeigten Form wird das Bauelement 10 dann in einen Oxydationsofen eingesetzt und solange in Dampf
auf eine Temperatur von 9000C erhitzt, daß der Körper
aus Siliziumdioxid zur erforderlichen Dicke anwächst. Dieser Oxydationsprozeß verbraucht einen Teil des Körpers
12 durch chemisches Verbinden mit seinem Silizium, und der Körper 38 hat eine Dicke, die etwa zweimal der
Tiefe des verbrauchten Siliziums entspricht. Der Körper 38 sollte auf eine solche Dicke aufgewachsen werden, daß
seine Oberfläche im wesentlichen koplanar zur Oberfläche der Siliziumnitrid-Schichten 42 und 72 liegt. Die Zeitdauer
dieses Oxydationsschritts variiert in Abhängigkeit
von der gewählten Temperatur und der für den Körper 38 erforderlichen Dicke und kann beispielsweise aus Erfahrungswerten
bestimmt werden,, Während dieses Verfahrensschritts oxydieren die Gate-Elektroden 34 und 68 von den
Seiten aus geringfügig, jedoch wird der Hauptteil der Gate-Elektroden 34 und 68 infolge des durch die für Sauerstoff
undurchlässigen Eigenschaften der Schichten 32 und 72 gebotenen Schutzes nicht oxidiert.
Als nächstes werden Anschlußöffnungen in die Siliziumnitrid-Schichten
42 und 72 eingebracht, indem die Oberfläche maskiert und die erforderlichen Flächen mit einem
Lösungsmittel für Siliziumnitrid benetzt werden. Danach wird eine weitere gegen Ätzangriff widerstandsfähige
Maske auf der Oberfläche des Bauelements aufgebracht, und die Source- und Drain-Kontakteffnungen 46, 48, 76
und 80 werden durch den Körper 38 hindurchgeätzt, so
daß Abschnitte der eindiffundierten Zonen 24, 26, 60 und 58 freigelegt werden.
09808/100/.
_ 1 Zl —
Im nächsten Verfahrensschritt wird das Bauelement 10
metallisiert, indem beispielsweise Aluminium in bekannter Weise aufgebracht wird. Das aufgebrachte Aluminium
wird dann auf photolithographischem Weg zur Bildung der Leiter 50, 52, 54, 76 und 82 begrenzt.
Das auf diese Weise hergestellte Bauelement 10 hat eine weitgehend ebene Oberfläche, so daß Überkreuzungen erleichtert
und Minderungen der Ausbeute infolge von Öffnungen oder Brüchen der Metallisierung an Überkreuzungsstellen
weitgehend vermieden werden. Drei kritische Ausfluchtvorgänge,
die bei CMOS-Bauelementen bisher erforderlich waren, sind beim erfindungsgemäßen Verfahren vermieden,
da die Source- und Drain-Zonen, die Schutz- oder Sperrbänder, und die Silizium-Gate-Elektroden sämtlich
mittels einer einzigen Photomaske in ihrer Lage bestimmt werden. Die normalen Fehlausfluchtungstoleranzen, die bei
Verwendung unabhängiger Masken erforderlich sind, werden vermieden. Weitere Vorteile ergeben sich aus der Anwendung
der rahmenförmigen Diffusions-Maskenstrukturen beim erfindungsgemäßen Verfahren. So ist es beispielsweise
bei bekannten Schutzband-Bauelementen allgemein üblich, eine Überlappung der Gate-Elektroden über das benachbarte
Schutzband vorzusehen, so daß ein Leckstrom über das Ende der Gate-Elektrode verhindert wird. Beim vorliegenden
Bauelement sind die Enden der Gate-Elektroden mit den Rändern der Schutzbänder durch Selbstausfluchtung
ausgerichtet, so daß ein geringerer Raum erforderlich ist, obwohl das Auftreten von Leckströmen weiterhin
verhindert ist. Wie beim bekannten Silizium-Gate-Aufbau
mit Selbstausfluchtung sind auch beim erfindungsgemäßen Bauelement die Silizium-Gate-Elektroden durch
Selbstausfluchtung mit den Source- und Drain-Elektroden ausgerichtet.
ORIGINAL INSPECTED
509808/1004
Claims (1)
- RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10020 (V.St.A.)Patentansprüche:M.]Verfahren zur Herstellung eines integrierten Schaltungs- ^—^ bauteile mit einem Feldeffekt-Transistor mit isolierter Gate-Elektrode aus einem eine Fläche aufweisenden Körper aus halbleitendem Material, dadurch gekennzeichnet , daß auf der Fläche (14) eine als Diffusionsmaske dienende, rahmenförmige Struktur (86) mit einem zwei Öffnungen (89) begrenzenden Quersteg (88) gebildet wird, wobei die rahmenförmige Struktur (86) eine Gate-Isolierschicht (83) auf der Fläche (14) des Körpers (12), eine wärmebeständige leitende Schicht (84) auf der Isolierschicht (83) und eine für Sauerstoff undurchlässige Schicht (85) auf der leitenden Schicht (84) aufweist; daß durch die innerhalb der beiden Öffnungen (89) in der rahmenförmigeri Struktur (86) liegenden Abschnitte der Fläche Leitfähigkeits-Modifizierer in den Körper (12) eindiffundiert und so voneinander entfernte eindiffundierte Zonen (28; 30) gebildet werden; und daß von der rahmenförmigen Struktur (86) Abschnitte von wenigstens der leitenden Schicht (84) und der für Sauerstoff undurchlässigen Schicht (85) so entfernt werden, daß auf der Fläche (14) wenigstens die auf dem Quersteg (88) der rahmenförmigen Struktur (86) liegenden Teile dieser Schichten (84; 85) verbleiben.2. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß vor der Entfernung der Schichten Leitfähigkeits-Modifizierer durch außerhalb509808/1004 ORIGINAL INSPECTED- 16 - 243648bder rahmenförmigen Struktur liegende Oberflächenabschnitte in den Körper eindiffundiert werden.3. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß auf den Abschnitten der Fläche des Körpers, die nicht vom Quersteg bedeckt sind, eine Isolierschicht gebildet wird, daß benachbart zu jeder der Abstand voneinander aufweisenden Zonen ein Abschnitt der Isolierschicht entfernt wird, daß ein Abschnitt der an die leitende Schicht im Quersteg angrenzenden, für Sauerstoff undurchlässigen Schicht entfernt wird, und daß Kontakte an den Abstand voneinander aufweisenden Zonen und an der leitenden Schicht angebracht werden.4. Verfahren nach Anspruch 1, dadurch gekenn zeichnet , daß die leitende Schicht durch Niederschlagen einer Schicht aus polykristallinem Silizium auf der Gate-Isolierschicht gebildet wird.5. Verfahren nach Anspruch 2, dadurch g e k e η η zeichnet , daß die Diffusionsschritte gleichzeitig durchgeführt werden, indem eine Feststoffquelle τοπ Leitfähigkeits-Modifizierern entweder auf innerhalb der öffnungen der rahmenförmigen Struktur gelegene Oberflächenabschnitte des Körpers oder auf den außerhalb der rahmenförmigen Struktur gelegenen Oberflächenabschnitt aufgebracht wird, und daß der Körper dann erhitzt wird, so daß eine Diffusion von Leitfähigkeits-Modifizierern aus der Feststoffquelle erfolgt, während gleichzeitig die unbedeckten Abschnitte der Oberfläche Leitfähigkeits-Modifizierern ausgesetzt werden.ORIGINAL INSPECTED 509808/ 1 0OA6. Verfahren nach Anspruch 3, dadurch gekennzeichnet , daß als halbleitendes Material Silizium verwendet wird, und daß das Aufbringen der isolierenden Schicht durch Erhitzen des Körpers in einer oxidierenden Atmosphäre "bei einer vorbestimmten Temperatur für eine bestimmte Zeitdauer durchgeführt wird, so daß eine den Quersteg eng umgebende Siliziumdioxidschicht aufwächst.7. Verfahren nach Anspruch 6, dadurch gekennzeichnet , daß das Erhitzen solange erfolgt, daß eine Oberfläche der Siliziumdioxid-Schicht im wesentlichen koplanar mit der Oberfläche des Querstegs ist.8. Verfahren nach Anspruch 3, dadurch gekennzeichnet , daß die rahmenförmige Struktur in Form eines Rechtecks mit vier Seiten ausgebildet wird, wobei der Quersteg zwischen den Mittelpunkten zweier Seiten verläuft.9. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß die Breite des Querstegs in vorbestimmter Größe und dadurch der Abstand zwischen den voneinander entfernten eindiffundierten Zonen in vorbestimmter Weise gewählt wird.10. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß die Seiten der rahmenförmigen Struktur jeweils in vorbestimmter Breite und dadurch der Abstand zwischen den voneinander entfernten eindiffundierten Zonen und den umlaufenden Zonen gewählt wird.11. Verfahren nach Anspruch 10, dadurch gekennzeichnet , daß bei der Entfernung509808/1004ORIGINAL INSPECTED2 ^i 3 6 '^ S bvon Abschnitten der Schichten der rahmenförmigen Struktur an den beiden an den Enden des Querstegs anschließenden Seiten Abschnitte stehengelassen werden.12. Verfahren zur Herstellung eines Feldeffekt-Transistoren mit isolierter Gate-Elektrode komplementären Typs aufweisenden integrierten Schaltungsbauteils in einem eine Fläche aufweisenden Körper aus halbleitendem Material, der weitgehend einen Leitungstyp hat und in der Nähe der Fläche eine Zone mit dem Leitungstyp des restlichen Körpers entgegengesetztem Leitungstyp aufweist, dadurch gekennzeichnet , daß auf der Fläche des Körpers in Übereinanderanordnung Schichten aufgebracht werden, die eine auf der Fläche liegende Gate-Isolierschicht, eine auf der Gate-Isolierschicht liegende, wärmebeständige leitende Schicht und eine für Sauerstoff und Leitfähigkeits-Modifizierer undurchlässige Schicht auf der leitenden Schicht umfassen; daß von diesen Schichten Abschnitte so entfernt werden, daß auf der Fläche eine Diffusionsmasken-Musterschicht verbleibt, die eine erste außerhalb der Zone entgegengesetzten Leitungstyps über einem Teil der Fläche des Körpers liegende rahmenförmige Struktur mit einem zwei Öffnungen in der Struktur bildenden Quersteg und eine zweite über der Zone entgegengesetzten Leitungstyp liegende rahmenförmige Struktur mit einem zwei Öffnungen in der Struktur bildenden Quersteg aufweist; daß eine Feststoffquelle von Leitfähigkeits-Modifizierern entweder auf die innerhalb der Öffnungen einer der rahmenförmigen Strukturen liegenden Abschnitte der Fläche des Körpers oder auf den außerhalb der rahmenförmigen Struktur liegenden Oberflächenabschnitt und eine Feststoffquelle von Leitfähigkeits-Modifizierern auf die außerhalb der anderen rahmenförmigen Struktur des Körpers509808/1004 original inspectedliegenden Oberflächenabschnitte bzw. innerhalb der beiden Öffnungen der zweiten rahmenförmigen Struktur aufgebracht werden; und daß der Körper so erhitzt wird, daß eine Diffusion der Leitfähigkeits-Modifizierer von den Feststoffquellen erfolgt, wobei gleichzeitig die unbedeckten Abschnitte der Oberfläche Leitfähigkeits-Modifizierern ausgesetzt werden, die einen den Leitfähigkeits-Modifizierern der Feststoffquellen entgegengesetzten Leitungstyp hervorrufen.13. Yerfahren nach Anspruch 12, dadurch gekennzeichnet , daß bei der Entfernung eines Abschnitts der Schichten zwischen den beiden rahmenförmigen Strukturen ein Abschnitt dieser Schichten in Form eines langgestreckten Schenkels stehengelassen wird.14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß weiterhin Abschnitte von wenigstens der leitenden Schicht und der für Sauerstoff undurchlässigen Schicht in beiden rahmenförmigen Strukturen so entfernt werden, daß wenigstens die in den Querstegen der rahmenförmigen Strukturen liegenden Abschnitte dieser Schichten zurückbleiben»15. Verfahren nach Anspruch 14, dadurch gekennzeichnet , daß die beiden rahmenförmi— gen Strukturen jeweils rechteckig mit vier Seiten ausgebildet werden, wobei die Querstege zwischen den Mittelpunkten von zwei der Seiten der zugehörigen rahmenförmigen Struktur verlaufend angeordnet werden.Verfahren nach Anspruch 14, dadurch gekennzeichnet , daß jeder Quersteg in einer vorbestimmten Breite hergestellt und so der Ab-509808/1004stand der an jeden Quersteg angrenzenden voneinander entfernten eindiffundierten Zone "bestimmt wird.17. Verfahren nach Anspruch 12, dadurch gekennzeichnet , daß die Seiten jeder rahmenförmigen Struktur jeweils in vorbestimmter Breite hergestellt und so der Abstand zwischen den voneinander entfernten, eindiffundierten Zonen und der umlaufenden Zone bestimmt wird.808/1 00, 0R1G|NAL |NSPECTEDLeerse ite
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US385668A US3888706A (en) | 1973-08-06 | 1973-08-06 | Method of making a compact guard-banded mos integrated circuit device using framelike diffusion-masking structure |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2436486A1 true DE2436486A1 (de) | 1975-02-20 |
Family
ID=23522375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2436486A Pending DE2436486A1 (de) | 1973-08-06 | 1974-07-29 | Verfahren zur herstellung eines mit einem schutzband versehenen, integrierten mos-schaltungsbauteils |
Country Status (11)
Country | Link |
---|---|
US (1) | US3888706A (de) |
JP (1) | JPS5223231B2 (de) |
BE (1) | BE818546A (de) |
BR (1) | BR7406237D0 (de) |
CA (1) | CA1012657A (de) |
DE (1) | DE2436486A1 (de) |
FR (1) | FR2240527B1 (de) |
GB (1) | GB1471355A (de) |
IT (1) | IT1015393B (de) |
NL (1) | NL7410215A (de) |
SE (1) | SE393221B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2700873A1 (de) * | 1976-01-12 | 1977-07-21 | Hitachi Ltd | Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4135955A (en) * | 1977-09-21 | 1979-01-23 | Harris Corporation | Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation |
US4950618A (en) * | 1989-04-14 | 1990-08-21 | Texas Instruments, Incorporated | Masking scheme for silicon dioxide mesa formation |
JP2920546B2 (ja) * | 1989-12-06 | 1999-07-19 | セイコーインスツルメンツ株式会社 | 同極ゲートmisトランジスタの製造方法 |
EP0505877A2 (de) * | 1991-03-27 | 1992-09-30 | Seiko Instruments Inc. | Dotierungsverfahren mittels einer adsorbierten Diffusionsquelle |
US5356664A (en) * | 1992-09-15 | 1994-10-18 | Minnesota Mining And Manufacturing Company | Method of inhibiting algae growth on asphalt shingles |
US7541247B2 (en) * | 2007-07-16 | 2009-06-02 | International Business Machines Corporation | Guard ring structures for high voltage CMOS/low voltage CMOS technology using LDMOS (lateral double-diffused metal oxide semiconductor) device fabrication |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3475234A (en) * | 1967-03-27 | 1969-10-28 | Bell Telephone Labor Inc | Method for making mis structures |
US3576478A (en) * | 1969-07-22 | 1971-04-27 | Philco Ford Corp | Igfet comprising n-type silicon substrate, silicon oxide gate insulator and p-type polycrystalline silicon gate electrode |
US3646665A (en) * | 1970-05-22 | 1972-03-07 | Gen Electric | Complementary mis-fet devices and method of fabrication |
US3730787A (en) * | 1970-08-26 | 1973-05-01 | Bell Telephone Labor Inc | Method of fabricating semiconductor integrated circuits using deposited doped oxides as a source of dopant impurities |
US3673471A (en) * | 1970-10-08 | 1972-06-27 | Fairchild Camera Instr Co | Doped semiconductor electrodes for mos type devices |
NL173110C (nl) * | 1971-03-17 | 1983-12-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een uit ten minste twee deellagen van verschillend materiaal samengestelde maskeringslaag wordt aangebracht. |
-
1973
- 1973-08-06 US US385668A patent/US3888706A/en not_active Expired - Lifetime
-
1974
- 1974-06-25 IT IT24413/74A patent/IT1015393B/it active
- 1974-07-15 CA CA204,726A patent/CA1012657A/en not_active Expired
- 1974-07-29 GB GB3331474A patent/GB1471355A/en not_active Expired
- 1974-07-29 DE DE2436486A patent/DE2436486A1/de active Pending
- 1974-07-30 NL NL7410215A patent/NL7410215A/xx not_active Application Discontinuation
- 1974-07-30 BR BR6237/74A patent/BR7406237D0/pt unknown
- 1974-08-05 FR FR7427141A patent/FR2240527B1/fr not_active Expired
- 1974-08-05 SE SE7410035A patent/SE393221B/xx unknown
- 1974-08-06 JP JP49090664A patent/JPS5223231B2/ja not_active Expired
- 1974-08-06 BE BE147340A patent/BE818546A/xx unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2700873A1 (de) * | 1976-01-12 | 1977-07-21 | Hitachi Ltd | Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren |
Also Published As
Publication number | Publication date |
---|---|
SE7410035L (de) | 1975-02-07 |
SE393221B (sv) | 1977-05-02 |
GB1471355A (en) | 1977-04-27 |
FR2240527B1 (de) | 1978-11-24 |
US3888706A (en) | 1975-06-10 |
JPS5223231B2 (de) | 1977-06-22 |
IT1015393B (it) | 1977-05-10 |
JPS5046082A (de) | 1975-04-24 |
BR7406237D0 (pt) | 1975-05-27 |
AU7192274A (en) | 1976-02-05 |
FR2240527A1 (de) | 1975-03-07 |
BE818546A (fr) | 1974-12-02 |
NL7410215A (nl) | 1975-02-10 |
CA1012657A (en) | 1977-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2212049C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors | |
EP0239652B1 (de) | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor | |
DE2311915B2 (de) | Verfahren zur herstellung von elektrisch leitenden verbindungen zwischen source- und drain-bereichen in integrierten mos-schaltkreisen | |
DE2646308C3 (de) | Verfahren zum Herstellen nahe beieinander liegender elektrisch leitender Schichten | |
DE1764401C3 (de) | Feldeffekttransistor mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung | |
DE2916364C2 (de) | ||
DE4208537C2 (de) | MOS-FET-Struktur und Verfahren zu deren Herstellung | |
DE3327301A1 (de) | Integrierte halbleiterschaltung und verfahren zu ihrer herstellung | |
DE19535140A1 (de) | Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung | |
DE2125303A1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteranordnung | |
DE3145231A1 (de) | Halbleiteranordnung fuer hohe spannungen | |
DE3816002A1 (de) | Hochleistungs-mos-feldeffekttransistor sowie integrierte steuerschaltung hierfuer | |
CH623959A5 (de) | ||
DE2824419C2 (de) | Feldeffekttransistor und Verfahren zu dessen Herstellung | |
DE2546314A1 (de) | Feldeffekt-transistorstruktur und verfahren zur herstellung | |
DE2133184A1 (de) | Verfahren zum Herstellen von Halbleiterbauteilen | |
DE2928923A1 (de) | Halbleitervorrichtung | |
DE2922016A1 (de) | Vlsi-schaltungen | |
DE2807138A1 (de) | Verfahren zum herstellen eines halbleiterbauelements | |
DE2351437B2 (de) | Verfahren zum Herstellen von Halbleiterbauelementen mit mindestens zwei Schichten aus elektrisch leitendem Material | |
DE2527621B2 (de) | Feldeffekt-Halbleiterbauelement | |
DE2607203B2 (de) | Feldeffekttransistor vom Anreicherungstyp | |
EP0129045A1 (de) | Verfahren zum Herstellen eines integrierten Isolierschicht-Feldeffekttransistors mit zur Gateelektrode selbstausgerichteten Kontakten | |
DE1589687B2 (de) | Festkörperschaltung mit isolierten Feldeffekttransistoren und Verfahren zu ihrer Herstellung | |
DE2436517A1 (de) | Halbleiter-bauteil mit einem feldeffekt-transistor mit isolierter gateelektrode, sowie verfahren zur herstellung desselben |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OHN | Withdrawal |