JP2920546B2 - 同極ゲートｍｉｓトランジスタの製造方法 - Google Patents
同極ゲートｍｉｓトランジスタの製造方法Info
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、同極ゲートMISトランジスタの製造方法
に関する。
に関する。
従来、同極ゲートMISトランジスタを製造する場合、
ゲート電極と、ソース領域及びドレイン領域への不純物
のドーピングには、イオン注入法又はプリデポが用いら
れている。
ゲート電極と、ソース領域及びドレイン領域への不純物
のドーピングには、イオン注入法又はプリデポが用いら
れている。
しかしながら、イオン注入法やプリデポを用いると以
下の様な問題があった。即ち、イオン注入法では、注入
時に注入される不純物が持つ運動エネルギーにより、不
純物は注入された時点ですでにある程度の深さを持って
しまう為、イオン注入後に、熱処理により活性化を行う
と、不純物がゲート電極から、ゲート絶縁膜、チャネル
部分にまで拡散してしまっていた。また、プリデポにお
いても、酸化膜を介して不純物を拡散させる為、濃度の
制御が困難であり、更に900℃程度の高温プロセスであ
ることから、イオンインプラの場合同様、ゲート電極内
の不純物が、チャネル領域まで拡散してしまっていた。
以上のように、同極MISトランジスタのゲート電極のド
ーピングにイオンインプラやプリデポのような従来の方
法を用いた場合、第４図に示されるように、ゲート直下
のチャネル領域にまで、チャネル領域とは逆の導伝型の
不純物がゲート電極から拡散してしまい、トランジスタ
の閾値電圧の低下及びチャネル領域に不純物原子が多く
なる為の移動度の低下などの問題が起こる。この問題
は、Ｐチャネルの同極MISトランジスタにおいて、Ｂの
拡散係数が大きいことから特に大きい問題となる。
下の様な問題があった。即ち、イオン注入法では、注入
時に注入される不純物が持つ運動エネルギーにより、不
純物は注入された時点ですでにある程度の深さを持って
しまう為、イオン注入後に、熱処理により活性化を行う
と、不純物がゲート電極から、ゲート絶縁膜、チャネル
部分にまで拡散してしまっていた。また、プリデポにお
いても、酸化膜を介して不純物を拡散させる為、濃度の
制御が困難であり、更に900℃程度の高温プロセスであ
ることから、イオンインプラの場合同様、ゲート電極内
の不純物が、チャネル領域まで拡散してしまっていた。
以上のように、同極MISトランジスタのゲート電極のド
ーピングにイオンインプラやプリデポのような従来の方
法を用いた場合、第４図に示されるように、ゲート直下
のチャネル領域にまで、チャネル領域とは逆の導伝型の
不純物がゲート電極から拡散してしまい、トランジスタ
の閾値電圧の低下及びチャネル領域に不純物原子が多く
なる為の移動度の低下などの問題が起こる。この問題
は、Ｐチャネルの同極MISトランジスタにおいて、Ｂの
拡散係数が大きいことから特に大きい問題となる。
上述した従来の技術の問題点を解決するために、本発
明においては、MISトランジスタのゲート電極と、ソー
ス領域及びドレイン領域を規定する半導体層表面につい
て、活性面を形成し活性面に対して不純物成分を有する
気体を供給し、不純物成分を含む吸着層を形成し、加熱
により吸着層に含まれる不純物成分を半導体層に固相拡
散する分子層ドーピング（MLD:Molecular Layer Dopin
g）法を用いて同伝導型のゲート電極、ソース領域、ド
レイン領域を同時に形成することとした。
明においては、MISトランジスタのゲート電極と、ソー
ス領域及びドレイン領域を規定する半導体層表面につい
て、活性面を形成し活性面に対して不純物成分を有する
気体を供給し、不純物成分を含む吸着層を形成し、加熱
により吸着層に含まれる不純物成分を半導体層に固相拡
散する分子層ドーピング（MLD:Molecular Layer Dopin
g）法を用いて同伝導型のゲート電極、ソース領域、ド
レイン領域を同時に形成することとした。
本発明の作用を説明する為に、まず本発明にかかる不
純物ドーピング方法を実施する為の装置を説明する。第
２図は不純物ドーピング装置の模式図である。図示する
様に、シリコンからなる半導体層を有するシリコン基板
１を石英製の真空チャンバ12の内部中央付近にセットす
る様になっている。基板１の温度は赤外線ランプ加熱方
式あるいは抵抗加熱方式を用いた加熱系13を制御する事
により、所定の温度に設定可能である。チャンバ12の内
部はターボ分子ポンプを主排気ポンプとした複数のポン
プから構成された高真空排気系14を用いて高真空に排気
可能となっている。チャンバ12内部の真空度は圧力計15
を用いて常時モニタリングされている。シリコン基板１
の搬送は、チャンバ12に対してゲートバルブ16aを介し
て接続されたロード室17とチャンバ12との間で、ゲート
バルブ16aを開けた状態で搬送機構18を用いて行われ
る。なお、ロード室17は、シリコン基板１のロード室17
への出入れ時と搬送時を除いて、通常はゲートバルブ16
bを開いた状態でロード室排気系11により高真空排気さ
れている。真空チャンバ12には、ガス導入制御系20を介
してガス供給源19が接続されている。ガス供給源19は、
本発明にかかる不純物ドーピングを行う為に必要な複数
の原料ガスを貯蔵しているガスボンベを内蔵している。
ガス供給源19からチャンバ12へ導入される原料ガスの種
類、導入時間、導入圧力等はガス導入制御系20を用いて
コントロールされる。
純物ドーピング方法を実施する為の装置を説明する。第
２図は不純物ドーピング装置の模式図である。図示する
様に、シリコンからなる半導体層を有するシリコン基板
１を石英製の真空チャンバ12の内部中央付近にセットす
る様になっている。基板１の温度は赤外線ランプ加熱方
式あるいは抵抗加熱方式を用いた加熱系13を制御する事
により、所定の温度に設定可能である。チャンバ12の内
部はターボ分子ポンプを主排気ポンプとした複数のポン
プから構成された高真空排気系14を用いて高真空に排気
可能となっている。チャンバ12内部の真空度は圧力計15
を用いて常時モニタリングされている。シリコン基板１
の搬送は、チャンバ12に対してゲートバルブ16aを介し
て接続されたロード室17とチャンバ12との間で、ゲート
バルブ16aを開けた状態で搬送機構18を用いて行われ
る。なお、ロード室17は、シリコン基板１のロード室17
への出入れ時と搬送時を除いて、通常はゲートバルブ16
bを開いた状態でロード室排気系11により高真空排気さ
れている。真空チャンバ12には、ガス導入制御系20を介
してガス供給源19が接続されている。ガス供給源19は、
本発明にかかる不純物ドーピングを行う為に必要な複数
の原料ガスを貯蔵しているガスボンベを内蔵している。
ガス供給源19からチャンバ12へ導入される原料ガスの種
類、導入時間、導入圧力等はガス導入制御系20を用いて
コントロールされる。
次に第２図を参照して本発明の作用を詳細に説明す
る。同極MISトランジスタのゲート電極、ソース領域、
ドレイン領域に不純物をドープする際、まず、ゲート電
極及びゲート絶縁膜で被覆されていない素子領域表面の
活性化処理あるいは清浄化処理を行う。シリコン基板１
をバックグランド圧力が１×10-4Pa以下に保持された真
空チャンバの中央部にセットし、基板温度を例えば850
℃に保持してガス供給源より水素ガスをチャンバ12の内
部に導入する。水素ガスは例えばチャンバ内部の圧力が
1.3×10-2Paになる様な条件で一定時間導入される。こ
れによってシリコン基板の半導体層表面に形成されてい
た不活性被膜即ち自然酸化膜が除去され、化学的に活性
なシリコン表面が露出する。この活性化処理は続いて行
われる吸着処理の前処理として重要である。即ち、吸着
層は半導体層の活性面に対してのみ選択的に形成される
からである。
る。同極MISトランジスタのゲート電極、ソース領域、
ドレイン領域に不純物をドープする際、まず、ゲート電
極及びゲート絶縁膜で被覆されていない素子領域表面の
活性化処理あるいは清浄化処理を行う。シリコン基板１
をバックグランド圧力が１×10-4Pa以下に保持された真
空チャンバの中央部にセットし、基板温度を例えば850
℃に保持してガス供給源より水素ガスをチャンバ12の内
部に導入する。水素ガスは例えばチャンバ内部の圧力が
1.3×10-2Paになる様な条件で一定時間導入される。こ
れによってシリコン基板の半導体層表面に形成されてい
た不活性被膜即ち自然酸化膜が除去され、化学的に活性
なシリコン表面が露出する。この活性化処理は続いて行
われる吸着処理の前処理として重要である。即ち、吸着
層は半導体層の活性面に対してのみ選択的に形成される
からである。
続いて、吸着処理は原料ガスをチャンバに導入する事
により行われる。このガス導入中、シリコン基板１は40
0℃ないし900℃の温度範囲において加熱保持されてい
る。原料ガスとしては、Ｐ型又はＮ型の不純物成分を有
する気体を用いる。例えばＰ型の不純物成分Ｂを有する
気体B2H6をチャンバ内に導入すれば半導体活性面にＢを
含む吸着層が形成される。
により行われる。このガス導入中、シリコン基板１は40
0℃ないし900℃の温度範囲において加熱保持されてい
る。原料ガスとしては、Ｐ型又はＮ型の不純物成分を有
する気体を用いる。例えばＰ型の不純物成分Ｂを有する
気体B2H6をチャンバ内に導入すれば半導体活性面にＢを
含む吸着層が形成される。
最後に、基板を所定時間加熱することにより、吸着層
に含まれる不純物Ｂを拡散源とした不純物拡散を行い拡
散層を形成する。同時に不純物原子Ｂの活性化も行われ
る。
に含まれる不純物Ｂを拡散源とした不純物拡散を行い拡
散層を形成する。同時に不純物原子Ｂの活性化も行われ
る。
以上の様に、本発明にかかる不純物ドーピング方法
で、ゲート電極、ソース領域、ドレイン領域を形成する
と、酸化膜等を介さず、直接半導体の活性面に不純物が
吸着するのでプリデポに比較して非常にドーズ量の制御
性が良く、又、不純物が表面に吸着した後、アニールに
よってそこから内部へ拡散するので不純物の注入時にす
でにある程度の深さを持つイオンインプラ法に比較し
て、非常に浅い接合の形成が可能である。
で、ゲート電極、ソース領域、ドレイン領域を形成する
と、酸化膜等を介さず、直接半導体の活性面に不純物が
吸着するのでプリデポに比較して非常にドーズ量の制御
性が良く、又、不純物が表面に吸着した後、アニールに
よってそこから内部へ拡散するので不純物の注入時にす
でにある程度の深さを持つイオンインプラ法に比較し
て、非常に浅い接合の形成が可能である。
以下第１図を参照して同極ゲートMISトランジスタの
製造方法に関する本発明の第１の実施例を詳細に説明す
る。この実施例は、素子領域にＰ型の不純物ボロンを導
入してＰ型のトランジスタを製造するものである。第１
図（Ａ）に示す様に、シリコンからなる半導体基板１が
準備される。基板１の表面には素子分離領域を規定する
フィールド酸化膜２が形成されている。フィールド酸化
膜２は例えば選択的熱酸化処理により形成され、素子領
域を囲む様に配置されている。素子領域にはゲート絶縁
膜３とゲート電極４が形成されている。ゲート絶縁膜３
はシリコン酸化膜、シリコン窒化膜あるいはこれらの膜
の二層構造から構成されている。又、ゲート電極４は多
結晶シリコンからなり例えば化学気相成長法により堆積
された後、パターニングされて形成される。ゲート絶縁
膜３は、ゲート電極４のパターニング時、又はパターニ
ング後にゲート電極４をマスクにしてパターニングされ
る。この様にして準備された素子領域の表面は自然酸化
膜５によって被覆されている。
製造方法に関する本発明の第１の実施例を詳細に説明す
る。この実施例は、素子領域にＰ型の不純物ボロンを導
入してＰ型のトランジスタを製造するものである。第１
図（Ａ）に示す様に、シリコンからなる半導体基板１が
準備される。基板１の表面には素子分離領域を規定する
フィールド酸化膜２が形成されている。フィールド酸化
膜２は例えば選択的熱酸化処理により形成され、素子領
域を囲む様に配置されている。素子領域にはゲート絶縁
膜３とゲート電極４が形成されている。ゲート絶縁膜３
はシリコン酸化膜、シリコン窒化膜あるいはこれらの膜
の二層構造から構成されている。又、ゲート電極４は多
結晶シリコンからなり例えば化学気相成長法により堆積
された後、パターニングされて形成される。ゲート絶縁
膜３は、ゲート電極４のパターニング時、又はパターニ
ング後にゲート電極４をマスクにしてパターニングされ
る。この様にして準備された素子領域の表面は自然酸化
膜５によって被覆されている。
第１図（Ｂ）に示す工程において、素子領域表面の活
性化処理あるいは清浄化処理が行われ、自然酸化膜５が
除去される。例えば、基板１の温度850℃、バックグラ
ンドの圧力１×10-4Pa以下で、H2ガスを1.3×10-2Paの
圧力で５分間導入すると、ゲート電極４の表面及びゲー
ト絶縁膜３によって被覆されていない素子領域の表面は
活性化される 第１図（Ｃ）に示す工程において、半導体基板１の温
度が例えば825℃でB2H6ガス９が例えば１×10-3Paの圧
力で100秒間導入され、素子領域及びゲート電極４表面
の活性面上に不純物吸着層６を形成する。不純物吸着層
６はB2H6ガス９の熱分解により生じたＢを含む。
性化処理あるいは清浄化処理が行われ、自然酸化膜５が
除去される。例えば、基板１の温度850℃、バックグラ
ンドの圧力１×10-4Pa以下で、H2ガスを1.3×10-2Paの
圧力で５分間導入すると、ゲート電極４の表面及びゲー
ト絶縁膜３によって被覆されていない素子領域の表面は
活性化される 第１図（Ｃ）に示す工程において、半導体基板１の温
度が例えば825℃でB2H6ガス９が例えば１×10-3Paの圧
力で100秒間導入され、素子領域及びゲート電極４表面
の活性面上に不純物吸着層６を形成する。不純物吸着層
６はB2H6ガス９の熱分解により生じたＢを含む。
最後に第１図（Ｄ）に示す工程において、アニールが
行われ、吸着層６に含まれる不純物Ｂはゲート電極４に
固相拡散されゲート電極の導電率を所望の値に設定する
とともに、素子領域にも固相拡散されＰ型の不純物に富
んだソース領域７及びドレイン領域８を形成する。ソー
ス領域７及びドレイン領域８の拡散濃度及び拡散深度は
吸着層６に含まれる不純物Ｂの量及びアニール条件に依
存している。この不純物Ｂの量はB2H6ガス９の導入圧
力、導入時間、導入時の基板１の温度によって極めて精
密に制御することができる。
行われ、吸着層６に含まれる不純物Ｂはゲート電極４に
固相拡散されゲート電極の導電率を所望の値に設定する
とともに、素子領域にも固相拡散されＰ型の不純物に富
んだソース領域７及びドレイン領域８を形成する。ソー
ス領域７及びドレイン領域８の拡散濃度及び拡散深度は
吸着層６に含まれる不純物Ｂの量及びアニール条件に依
存している。この不純物Ｂの量はB2H6ガス９の導入圧
力、導入時間、導入時の基板１の温度によって極めて精
密に制御することができる。
以上述べた第１の実施例によれば、ゲート電極の不純
物分布はゲート電極表面で高濃度となり、ゲート電極内
部で低濃度となるため、ゲート電極からゲート絶縁膜を
拡散してチャネル領域にまで達する不純物の量は少なく
なる。
物分布はゲート電極表面で高濃度となり、ゲート電極内
部で低濃度となるため、ゲート電極からゲート絶縁膜を
拡散してチャネル領域にまで達する不純物の量は少なく
なる。
次に、第３図に従って本発明の第２の実施例を説明す
る。第３図（Ａ）に示すように、シリコンからなる半導
体基板１が準備される。基板１の表面にはフィールド酸
化膜２が形成されている。素子領域にはゲート絶縁膜３
とゲート電極４が形成されており、ゲート電極４の側壁
には、サイドウォール10が形成されている。サイドウォ
ール10は、ゲート電極４をパターニングした後、例えば
CVD法により堆積したシリコン酸化膜を、異方性エッチ
するなどの方法により形成する。尚、サイドウォール10
の幅は、第２図（Ｄ）で形成するソース領域７、ドレイ
ン領域８の横方向への拡散長の狙い値より狭く形成す
る。尚、サイドウォール10形成後サイドウォール10とフ
ィールド酸化膜２の間の領域及び、ゲート電極の上面は
表面の酸化膜をドライエッチやウェットエッチ等の方法
で除去しておく。ただし、それらの領域には酸化膜除去
後直ちに自然酸化膜５が形成されている。
る。第３図（Ａ）に示すように、シリコンからなる半導
体基板１が準備される。基板１の表面にはフィールド酸
化膜２が形成されている。素子領域にはゲート絶縁膜３
とゲート電極４が形成されており、ゲート電極４の側壁
には、サイドウォール10が形成されている。サイドウォ
ール10は、ゲート電極４をパターニングした後、例えば
CVD法により堆積したシリコン酸化膜を、異方性エッチ
するなどの方法により形成する。尚、サイドウォール10
の幅は、第２図（Ｄ）で形成するソース領域７、ドレイ
ン領域８の横方向への拡散長の狙い値より狭く形成す
る。尚、サイドウォール10形成後サイドウォール10とフ
ィールド酸化膜２の間の領域及び、ゲート電極の上面は
表面の酸化膜をドライエッチやウェットエッチ等の方法
で除去しておく。ただし、それらの領域には酸化膜除去
後直ちに自然酸化膜５が形成されている。
第３図（Ｂ）に示す工程において、第１の実施例で第
１図（Ｂ）について説明したのと同様の処理が行われ、
自然酸化膜５が除去される。この結果、ゲート電極４の
上面、及びゲート絶縁膜３又はサイドウォール10によっ
て被覆されていない素子領域の表面にシリコンの活性面
が露出する。
１図（Ｂ）について説明したのと同様の処理が行われ、
自然酸化膜５が除去される。この結果、ゲート電極４の
上面、及びゲート絶縁膜３又はサイドウォール10によっ
て被覆されていない素子領域の表面にシリコンの活性面
が露出する。
第３図（Ｃ）に示す工程において、第１の実施例で第
１図（Ｃ）について説明したのと同様に、B2H6ガス９が
導入される。その結果、露出した素子領域表面と、サイ
ドウォール10で覆われていないゲート電極４の上面に不
純物吸着層６が形成される。
１図（Ｃ）について説明したのと同様に、B2H6ガス９が
導入される。その結果、露出した素子領域表面と、サイ
ドウォール10で覆われていないゲート電極４の上面に不
純物吸着層６が形成される。
最後に第３図（Ｄ）に示す工程において、アニールが
行われ、不純物吸着層６に含まれる不純物Ｂはゲート電
極４に固相拡散されゲート電極の導電率を所望の値に設
定するとともに、素子領域にも固相拡散され、Ｐ型の不
純物に富んだソース領域７及びドレイン領域８を形成す
る。尚、オフセットができないようにソース領域７及び
ドレイン領域８はそのPN接合部がゲート電極４の下に達
するように形成する。そのためには不純物吸着層６から
の横方向の拡散長がサイドウォール10の幅以上になるよ
うな条件にアニール温度及び時間を設定する。例えば、
基板１を温度850℃に加熱して30分のアニールを行え
ば、不純物領域は横方向に約0.2μｍ拡散する。
行われ、不純物吸着層６に含まれる不純物Ｂはゲート電
極４に固相拡散されゲート電極の導電率を所望の値に設
定するとともに、素子領域にも固相拡散され、Ｐ型の不
純物に富んだソース領域７及びドレイン領域８を形成す
る。尚、オフセットができないようにソース領域７及び
ドレイン領域８はそのPN接合部がゲート電極４の下に達
するように形成する。そのためには不純物吸着層６から
の横方向の拡散長がサイドウォール10の幅以上になるよ
うな条件にアニール温度及び時間を設定する。例えば、
基板１を温度850℃に加熱して30分のアニールを行え
ば、不純物領域は横方向に約0.2μｍ拡散する。
以上述べてきた第２の実施例によれば、ゲート電極４
をソース領域７及びドレイン領域８と同じ導伝型に、同
時に形成できる。更に、ゲート電極４は、サイドウォー
ル10が側壁を覆っているために、その上面だけに不純物
吸着層６が形成されるので、その後のアニールによる不
純物の拡散、活性化の後もゲート電極４の中の不純物分
布は、ゲート電極４上面で濃度が高く、ゲート電極４下
部のゲート絶縁膜３近くでは、濃度が低くなる。
をソース領域７及びドレイン領域８と同じ導伝型に、同
時に形成できる。更に、ゲート電極４は、サイドウォー
ル10が側壁を覆っているために、その上面だけに不純物
吸着層６が形成されるので、その後のアニールによる不
純物の拡散、活性化の後もゲート電極４の中の不純物分
布は、ゲート電極４上面で濃度が高く、ゲート電極４下
部のゲート絶縁膜３近くでは、濃度が低くなる。
従って、ゲート電極４からゲート絶縁膜３内を拡散し
てチャネル領域にまで到達する不純物の量は第１の実施
例よりも更に少なくなる。
てチャネル領域にまで到達する不純物の量は第１の実施
例よりも更に少なくなる。
以上述べてきた実施例においては、シリコン半導体層
に対するＰ型のドーピングガスとしてジボラン（B2H6）
を用いた。しかしながら、Ｐ型のドーピングガスとして
は他にトリメチルガリウム（TMG）や三塩化ホウ素（BCl
3）等に代表されるIII族元素の化合物ガスも有効であ
る。あるいはシリコン半導体層に対するＮ型のドーピン
グガスとしては、アルシン（AsH3）、三塩化リン（PC
l3）、五塩化アンチモン（SbCl5）、ホスフィン（PH3）
等のＶ族元素の化合物ガスが利用できる。又、上述した
実施例においては、清浄化処理、吸着処理及び拡散処理
に関して典型的な基板温度を示した。一般的に使用可能
な温度範囲としては、表面清浄化に対しては、バックグ
ランド圧力及び雰囲気ガスとの関連を含めて、800℃な
いし1200℃の範囲が適当である。ただし、清浄化処理に
は、前述した方法の他、HClガスを導入する方法や、紫
外線を用いる方法など、自然酸化膜を除去できる方法は
全て用いることができるのは言うまでもない。又吸着処
理の基板温度としては400℃ないし950℃の範囲が適当で
ある。又、拡散処理の基板温度は吸着処理の基板温度と
同程度である。又、不純物吸着後のアニールに、ラピッ
ドサーマルアニールや、レーザアニール、プラズマアニ
ール等の方法を用いると、ソース領域７及びドレイン領
域８の拡散深度をより浅く形成することができる。
に対するＰ型のドーピングガスとしてジボラン（B2H6）
を用いた。しかしながら、Ｐ型のドーピングガスとして
は他にトリメチルガリウム（TMG）や三塩化ホウ素（BCl
3）等に代表されるIII族元素の化合物ガスも有効であ
る。あるいはシリコン半導体層に対するＮ型のドーピン
グガスとしては、アルシン（AsH3）、三塩化リン（PC
l3）、五塩化アンチモン（SbCl5）、ホスフィン（PH3）
等のＶ族元素の化合物ガスが利用できる。又、上述した
実施例においては、清浄化処理、吸着処理及び拡散処理
に関して典型的な基板温度を示した。一般的に使用可能
な温度範囲としては、表面清浄化に対しては、バックグ
ランド圧力及び雰囲気ガスとの関連を含めて、800℃な
いし1200℃の範囲が適当である。ただし、清浄化処理に
は、前述した方法の他、HClガスを導入する方法や、紫
外線を用いる方法など、自然酸化膜を除去できる方法は
全て用いることができるのは言うまでもない。又吸着処
理の基板温度としては400℃ないし950℃の範囲が適当で
ある。又、拡散処理の基板温度は吸着処理の基板温度と
同程度である。又、不純物吸着後のアニールに、ラピッ
ドサーマルアニールや、レーザアニール、プラズマアニ
ール等の方法を用いると、ソース領域７及びドレイン領
域８の拡散深度をより浅く形成することができる。
上述した様に、本発明によれば、ソース領域及びドレ
イン領域とゲート電極とを、同時に、同伝導型にドーピ
ングすることができる。また、ゲート電極をイオン注入
又はプリデポ技術でドーピングした時と違いゲート電極
内の不純物分布をゲート電極上面を高濃度に、ゲート絶
縁膜側を低濃度にすることが可能であるので、ゲート電
極からチャネル領域への不純物の拡散が抑えられる。従
って、トランジスタの閾値電圧の低下や、チャネル領域
の不純物の増加による移動度の低下を防止できる。
イン領域とゲート電極とを、同時に、同伝導型にドーピ
ングすることができる。また、ゲート電極をイオン注入
又はプリデポ技術でドーピングした時と違いゲート電極
内の不純物分布をゲート電極上面を高濃度に、ゲート絶
縁膜側を低濃度にすることが可能であるので、ゲート電
極からチャネル領域への不純物の拡散が抑えられる。従
って、トランジスタの閾値電圧の低下や、チャネル領域
の不純物の増加による移動度の低下を防止できる。
第１図は同極ゲートMISトランジスタの製造方法の第１
の実施例を示す工程図、第２図は不純物ドーピング装置
のブロック図、第３図は同極ゲートMISトランジスタの
製造方法の第２の実施例を示す工程図、第４図はゲート
直下のチャネル領域の不純物分布図である。 １……半導体基板 ２……フィールド酸化膜 ３……ゲート絶縁膜 ４……ゲート電極 ５……自然酸化膜 ６……不純物吸着層 ７……ソース領域 ８……ドレイン領域 ９……B2H6ガス 10……サイドウォール 11……ロード室排気系 12……チャンバ 13……加熱系 14……高真空排気系 15……圧力計 16……ゲートバルブ 17……ロード室 18……搬送機構 19……ガス供給源 20……ガス導入制御系
の実施例を示す工程図、第２図は不純物ドーピング装置
のブロック図、第３図は同極ゲートMISトランジスタの
製造方法の第２の実施例を示す工程図、第４図はゲート
直下のチャネル領域の不純物分布図である。 １……半導体基板 ２……フィールド酸化膜 ３……ゲート絶縁膜 ４……ゲート電極 ５……自然酸化膜 ６……不純物吸着層 ７……ソース領域 ８……ドレイン領域 ９……B2H6ガス 10……サイドウォール 11……ロード室排気系 12……チャンバ 13……加熱系 14……高真空排気系 15……圧力計 16……ゲートバルブ 17……ロード室 18……搬送機構 19……ガス供給源 20……ガス導入制御系
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/784 H01L 21/225
Claims (2)
- 【請求項１】基板上にＮ型シリコン半導体領域を形成す
る第一の工程と、 前記Ｎ型シリコン半導体領域の表面にゲート絶縁膜を設
ける第二の工程と、 前記ゲート絶縁膜の一部の表面上にシリコン酸化膜から
なるゲート電極を形成する第三の工程と、 前記ゲート電極をマスクとして前記ゲート絶縁膜をエッ
チング除去する第四の工程と、 １×10-4Pa以下のバックグラウンドの圧力の真空容器内
で、前記基板の温度を800℃〜1200℃とすることによ
り、前記ゲート絶縁膜をエッチング除去して露出した前
記Ｎ型シリコン半導体領域の表面と、前記ゲート電極の
表面とに成長した自然酸化膜を除去する第五の工程と、 前記第五の工程に引き続いて前記真空容器内で、前記第
五の工程により露出された、前記Ｎ型シリコン半導体領
域と前記ゲート電極とのシリコン半導体活性表面に、40
0℃〜950℃の温度でジボランを供給することにより、前
記Ｎ型シリコン半導体領域と前記ゲート電極とのシリコ
ン半導体活性表面のみにボロン原子を含む不純物吸着層
を選択的に形成する第六の工程と、 前記不純物吸着層から前記ボロン原子を前記Ｎ型シリコ
ン半導体領域と前記ゲート電極に固相拡散することによ
り、Ｐ型シリコン半導体のソース領域とドレイン領域、
及びＰ型ゲート電極とを形成する第七の工程と、 を備えることを特徴とする同極ゲートMISトランジスタ
の製造方法。 - 【請求項２】前記第四の工程の後に、前記ゲート電極の
側壁に絶縁膜から成るサイドウォールを形成する工程を
備えることを特徴とする請求項１に記載の同極ゲートMI
Sトランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318560A JP2920546B2 (ja) | 1989-12-06 | 1989-12-06 | 同極ゲートｍｉｓトランジスタの製造方法 |
| EP19900122648 EP0431444A3 (en) | 1989-12-06 | 1990-11-27 | Method of producing mis transistor having gate electrode of matched conductivity type |
| CA002031417A CA2031417A1 (en) | 1989-12-06 | 1990-12-04 | Method of producing mis transistor having gate electrode of matched conductivity type |
| US08/544,454 US5874352A (en) | 1989-12-06 | 1995-10-18 | Method of producing MIS transistors having a gate electrode of matched conductivity type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318560A JP2920546B2 (ja) | 1989-12-06 | 1989-12-06 | 同極ゲートｍｉｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03178134A JPH03178134A (ja) | 1991-08-02 |
| JP2920546B2 true JP2920546B2 (ja) | 1999-07-19 |
Family
ID=18100496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318560A Expired - Lifetime JP2920546B2 (ja) | 1989-12-06 | 1989-12-06 | 同極ゲートｍｉｓトランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5874352A (ja) |
| EP (1) | EP0431444A3 (ja) |
| JP (1) | JP2920546B2 (ja) |
| CA (1) | CA2031417A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184710A (ja) * | 2000-12-18 | 2002-06-28 | Sony Corp | 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び薄膜半導体素子 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6673673B1 (en) * | 1997-04-22 | 2004-01-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having hemispherical grains |
| JP4090225B2 (ja) * | 2001-08-29 | 2008-05-28 | 東京エレクトロン株式会社 | 半導体装置の製造方法、及び、基板処理方法 |
| JP2007266265A (ja) * | 2006-03-28 | 2007-10-11 | Toshiba Corp | 不純物拡散方法及び半導体装置の製造方法 |
| KR101057188B1 (ko) * | 2008-11-11 | 2011-08-16 | 주식회사 하이닉스반도체 | Ｐｍｏｓ 트랜지스터의 제조방법 및 이를 이용한 반도체 소자의 듀얼 게이트 형성방법 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1133422A (en) * | 1967-01-19 | 1968-11-13 | Marconi Co Ltd | Improvements in or relating to methods of manufacturing planar transistors |
| US3590471A (en) * | 1969-02-04 | 1971-07-06 | Bell Telephone Labor Inc | Fabrication of insulated gate field-effect transistors involving ion implantation |
| US3673679A (en) * | 1970-12-01 | 1972-07-04 | Texas Instruments Inc | Complementary insulated gate field effect devices |
| JPS5145951B2 (ja) * | 1972-06-07 | 1976-12-06 | ||
| DE2245852C3 (de) * | 1972-09-19 | 1979-03-29 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung mehrerer dotierter Halbleiterbereiche |
| US3888706A (en) * | 1973-08-06 | 1975-06-10 | Rca Corp | Method of making a compact guard-banded mos integrated circuit device using framelike diffusion-masking structure |
| US4242691A (en) * | 1978-09-18 | 1980-12-30 | Mitsubishi Denki Kabushiki Kaisha | MOS Semiconductor device |
| JPS5674921A (en) * | 1979-11-22 | 1981-06-20 | Toshiba Corp | Manufacturing method of semiconductor and apparatus thereof |
| US4335537A (en) * | 1979-11-28 | 1982-06-22 | Plectrum Pty. Limited | Toy aircraft |
| US4345366A (en) * | 1980-10-20 | 1982-08-24 | Ncr Corporation | Self-aligned all-n+ polysilicon CMOS process |
| JPS57149770A (en) * | 1981-03-11 | 1982-09-16 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US4618381A (en) * | 1983-05-26 | 1986-10-21 | Fuji Electric Corporate Research And Development Ltd. | Method for adding impurities to semiconductor base material |
| JPS61292358A (ja) * | 1985-06-19 | 1986-12-23 | Fujitsu Ltd | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JPH0831602B2 (ja) * | 1986-06-30 | 1996-03-27 | 沖電気工業株式会社 | Ｍｉｓ型電界効果トランジスタの製造方法 |
| US4791074A (en) * | 1986-08-29 | 1988-12-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor apparatus |
| JPH07120635B2 (ja) * | 1986-12-26 | 1995-12-20 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS63239939A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 半導体基体内への不純物導入方法及び装置 |
| JPS62271475A (ja) * | 1987-04-03 | 1987-11-25 | Hitachi Ltd | 半導体装置 |
| US4912065A (en) * | 1987-05-28 | 1990-03-27 | Matsushita Electric Industrial Co., Ltd. | Plasma doping method |
| US4861729A (en) * | 1987-08-24 | 1989-08-29 | Matsushita Electric Industrial Co., Ltd. | Method of doping impurities into sidewall of trench by use of plasma source |
| JPH01125935A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | 半導体装置の製造方法 |
| US5183777A (en) * | 1987-12-30 | 1993-02-02 | Fujitsu Limited | Method of forming shallow junctions |
| KR910009030B1 (ko) * | 1987-12-30 | 1991-10-28 | 후지쓰 가부시끼가이샤 | 얇은 접합의 형성방법 및 상기 얇은 접합을 갖는 반도체장치 |
| JPH01192159A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 半導体装置 |
| EP0413982B1 (en) * | 1989-07-27 | 1997-05-14 | Junichi Nishizawa | Impurity doping method with adsorbed diffusion source |
| EP0606114A1 (en) * | 1989-08-11 | 1994-07-13 | Seiko Instruments Inc. | Method of producing field effect transistor |
| CA2031254A1 (en) * | 1989-12-01 | 1991-06-02 | Kenji Aoki | Doping method of barrier region in semiconductor device |
| JP3079575B2 (ja) * | 1990-12-20 | 2000-08-21 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US5242859A (en) * | 1992-07-14 | 1993-09-07 | International Business Machines Corporation | Highly doped semiconductor material and method of fabrication thereof |
| US5599735A (en) * | 1994-08-01 | 1997-02-04 | Texas Instruments Incorporated | Method for doped shallow junction formation using direct gas-phase doping |
-
1989
- 1989-12-06 JP JP1318560A patent/JP2920546B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-27 EP EP19900122648 patent/EP0431444A3/en not_active Withdrawn
- 1990-12-04 CA CA002031417A patent/CA2031417A1/en not_active Abandoned
-
1995
- 1995-10-18 US US08/544,454 patent/US5874352A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184710A (ja) * | 2000-12-18 | 2002-06-28 | Sony Corp | 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び薄膜半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2031417A1 (en) | 1991-06-07 |
| US5874352A (en) | 1999-02-23 |
| EP0431444A2 (en) | 1991-06-12 |
| EP0431444A3 (en) | 1992-03-18 |
| JPH03178134A (ja) | 1991-08-02 |
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