JPH01192159A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01192159A JPH01192159A JP1781688A JP1781688A JPH01192159A JP H01192159 A JPH01192159 A JP H01192159A JP 1781688 A JP1781688 A JP 1781688A JP 1781688 A JP1781688 A JP 1781688A JP H01192159 A JPH01192159 A JP H01192159A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 239000010410 layer Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、電解効果トランジ
スタとして好適な半導体装置に関する。
スタとして好適な半導体装置に関する。
第２図は、従来の半導体装置の高抵抗領域を示す断面図
である。
である。
第２図において、半導体基板１上には活性領域２が形成
されている。また、半導体基板１上の不活性領域上には
、層間絶縁酸化膜３が形成されている。層間絶縁酸化膜
３上には、多結晶シリコン層４が形成されている。
されている。また、半導体基板１上の不活性領域上には
、層間絶縁酸化膜３が形成されている。層間絶縁酸化膜
３上には、多結晶シリコン層４が形成されている。
前記第２多結晶シリコン層４は、高抵抗領域５と、配線
材料として用いるために不純物を注入することにより抵
抗を下げた中低抗領域６とを有している。
材料として用いるために不純物を注入することにより抵
抗を下げた中低抗領域６とを有している。
前記従来の半導体装置では、多結晶シリコン層４は、層
間絶縁酸化膜３の平坦な表面に沿って平坦に形成されて
いる。したがって、高抵抗領域５での抵抗値は、多結晶
シリコン層４として用いた材料およびその膜厚によって
決定されることから、高い抵抗値に設定するには限界が
あった。したがうて、従来の半導体装置による多結晶シ
リコン層の構成では、高抵抗領域の抵抗値を十分に高（
設定すれことができなかった。
間絶縁酸化膜３の平坦な表面に沿って平坦に形成されて
いる。したがって、高抵抗領域５での抵抗値は、多結晶
シリコン層４として用いた材料およびその膜厚によって
決定されることから、高い抵抗値に設定するには限界が
あった。したがうて、従来の半導体装置による多結晶シ
リコン層の構成では、高抵抗領域の抵抗値を十分に高（
設定すれことができなかった。
本発明の目的は、従来と同一の面積内でミ多結晶シリコ
ン層の高抵抗領域の抵抗値をより高く設定することが可
能な半導体装１を提供することにある。
ン層の高抵抗領域の抵抗値をより高く設定することが可
能な半導体装１を提供することにある。
本発明に係る半導体装置は、半導体基板と、半導体基板
上に形成された層間絶縁酸化膜と、層間絶縁酸化膜上に
形成され、かつ高抵抗領域と配線材料としての中低抗領
域とを有する多結晶シリコン層とを含む半導体装置であ
る。さらに、本発明に係る半導体装置では、半導体基板
が、高抵抗領域に対応する位置の内部に凹部を有し、高
抵抗領域が、抵抗値を上げるべくその凹部に沿って形成
されていることを特徴としている。
上に形成された層間絶縁酸化膜と、層間絶縁酸化膜上に
形成され、かつ高抵抗領域と配線材料としての中低抗領
域とを有する多結晶シリコン層とを含む半導体装置であ
る。さらに、本発明に係る半導体装置では、半導体基板
が、高抵抗領域に対応する位置の内部に凹部を有し、高
抵抗領域が、抵抗値を上げるべくその凹部に沿って形成
されていることを特徴としている。
本発明に係る半導体装置では、多結晶シリコン層のうち
、中低抗領域が配線として機能する。
、中低抗領域が配線として機能する。
一方、多結晶シリコン層の高抵抗領域は、層間絶縁酸化
膜の表面に沿って形成されて、いる。
膜の表面に沿って形成されて、いる。
本発明では、半導体基板は、高抵抗領域に対応する位置
の内部に凹部を有している。この結果、高抵抗領域の長
さが長くなり、高抵抗領域の抵抗値をより高くする事が
可能となる。これにより、同−面積内で、多結晶シリコ
ン層の高抵抗領域の抵抗値をより高くする事が可能とな
る。
の内部に凹部を有している。この結果、高抵抗領域の長
さが長くなり、高抵抗領域の抵抗値をより高くする事が
可能となる。これにより、同−面積内で、多結晶シリコ
ン層の高抵抗領域の抵抗値をより高くする事が可能とな
る。
本発明の一実施例を示す第１図において、半導体基板７
の上部には、活性領域８が設けられている。また、半導
体基板７上には、層間絶縁酸化膜９が形成されている。
の上部には、活性領域８が設けられている。また、半導
体基板７上には、層間絶縁酸化膜９が形成されている。
層間絶縁酸化膜９上には多結晶シリコン層１０が形成さ
れている。前記多結晶シリコン層１０において、活性領
域８近傍及び配線領域１２には、不純物濃度を高くする
ことによって中程度の抵抗値に設定された中低抗領域１
１が設けられている。中低抗領域１１は、活性領域１１
．配線領域１２にオーミック接触している。この中低抗
領域１１は、抵抗値が低められることによりで、配線と
して用いられる。隣接する中低抗領域１１．１１間にお
いて、高抵抗領域１３の長さが、凹部領域１４の存在に
よって長くなっている。したがって、中低抗領域１１．
１１間において、高抵抗領域１３はより高い抵抗値を示
すことになる。
れている。前記多結晶シリコン層１０において、活性領
域８近傍及び配線領域１２には、不純物濃度を高くする
ことによって中程度の抵抗値に設定された中低抗領域１
１が設けられている。中低抗領域１１は、活性領域１１
．配線領域１２にオーミック接触している。この中低抗
領域１１は、抵抗値が低められることによりで、配線と
して用いられる。隣接する中低抗領域１１．１１間にお
いて、高抵抗領域１３の長さが、凹部領域１４の存在に
よって長くなっている。したがって、中低抗領域１１．
１１間において、高抵抗領域１３はより高い抵抗値を示
すことになる。
次に、本実施例に係る半導体装置の製造方法を説明する
。まず、半導体基板７上の所定位置に不純物を注入して
、活性領域８を形成する０次に、半導体基板７上にレジ
ストを塗布する。次に、高抵抗領域１０に対応する半導
体基板７に凹部１４を形成するために、マスクを用いて
所定のレジストパターンを形成する。その後、パターン
化されたレジストをマスクして、ＲＩＥ （異方性エツ
チング）などにより、半導体基板７をエツチングする。
。まず、半導体基板７上の所定位置に不純物を注入して
、活性領域８を形成する０次に、半導体基板７上にレジ
ストを塗布する。次に、高抵抗領域１０に対応する半導
体基板７に凹部１４を形成するために、マスクを用いて
所定のレジストパターンを形成する。その後、パターン
化されたレジストをマスクして、ＲＩＥ （異方性エツ
チング）などにより、半導体基板７をエツチングする。
このとき、多結晶シリコン層１ｏのなじみゃ被覆性も考
え合わせ、エツチング形状を適宜選択する。このエツチ
ングによって、半導体基板７内部に堀り込まれた凹部１
４が形成される０次にレジストを除去した後、多結晶シ
リコン層１ｏをデポジットする。
え合わせ、エツチング形状を適宜選択する。このエツチ
ングによって、半導体基板７内部に堀り込まれた凹部１
４が形成される０次にレジストを除去した後、多結晶シ
リコン層１ｏをデポジットする。
さらに、多結晶シリコン層１ｏに不純物を注入する。
この際、高抵抗領域１３では、抵抗値を高く設定するた
めに不純物濃度を低く設定する。、また、配線材料とし
て用いる中低抗領域１１については、不純物濃度を高く
設定して抵抗値を下げる。
めに不純物濃度を低く設定する。、また、配線材料とし
て用いる中低抗領域１１については、不純物濃度を高く
設定して抵抗値を下げる。
以上の工程を経て第１図に示す半導体装置が形成される
。
。
本発明に係る半導体装置によれば、半導体基板に凹部を
形成し、多結晶シリコン層の高抵抗領域を凹部に沿って
形成したので、隣接する中低抗領域１１間の高抵抗領域
１３の長さを長くでき、高抵抗領域の抵抗値をより高く
設定することが可能となる。しかも、高抵抗領域の抵抗
値を高く設定しても、面積は従来と同様であり、従来と
同一の面積内でより高抵抗の多結晶シリコン層を得るこ
とが可能となる。
形成し、多結晶シリコン層の高抵抗領域を凹部に沿って
形成したので、隣接する中低抗領域１１間の高抵抗領域
１３の長さを長くでき、高抵抗領域の抵抗値をより高く
設定することが可能となる。しかも、高抵抗領域の抵抗
値を高く設定しても、面積は従来と同様であり、従来と
同一の面積内でより高抵抗の多結晶シリコン層を得るこ
とが可能となる。
【図面の簡単な説明】
第１図は、この発明の一実施例の縦断面部分図、第２図
は、従来例の縦断面部分図である。 ７は半導体基板、８は活性領域、９は層間絶縁酸化膜、
１０は多結晶シリコン層、１１は中低抗領域、１３は高
抵抗領域、１４は凹部である。 ｌｚ：配線％ ｐへ 第２図 ｃｃ
は、従来例の縦断面部分図である。 ７は半導体基板、８は活性領域、９は層間絶縁酸化膜、
１０は多結晶シリコン層、１１は中低抗領域、１３は高
抵抗領域、１４は凹部である。 ｌｚ：配線％ ｐへ 第２図 ｃｃ
Claims (1)
- 半導体基板と、半導体基板上に形成された層間絶縁酸
化膜と、層間酸化膜上に形成され、かつ高抵抗領域と配
線材料としての中低抗領域とを有する多結晶シリコン層
とを含む半導体装置において、前記半導体基板は、前記
高抵抗領域に対応する位置の内部に凹部を有し、前記高
抵抗領域は、抵抗値を上げるべく前記凹部に沿って形成
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1781688A JPH01192159A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1781688A JPH01192159A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192159A true JPH01192159A (ja) | 1989-08-02 |
Family
ID=11954262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1781688A Pending JPH01192159A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192159A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338697A (en) * | 1989-12-01 | 1994-08-16 | Seiko Instruments Inc. | Doping method of barrier region in semiconductor device |
| US5366922A (en) * | 1989-12-06 | 1994-11-22 | Seiko Instruments Inc. | Method for producing CMOS transistor |
| US5514620A (en) * | 1989-12-01 | 1996-05-07 | Seiko Instruments Inc. | Method of producing PN junction device |
| US5527733A (en) * | 1989-07-27 | 1996-06-18 | Seiko Instruments Inc. | Impurity doping method with adsorbed diffusion source |
| US5851909A (en) * | 1989-08-11 | 1998-12-22 | Seiko Instruments Inc. | Method of producing semiconductor device using an adsorption layer |
| US5874352A (en) * | 1989-12-06 | 1999-02-23 | Sieko Instruments Inc. | Method of producing MIS transistors having a gate electrode of matched conductivity type |
-
1988
- 1988-01-27 JP JP1781688A patent/JPH01192159A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5527733A (en) * | 1989-07-27 | 1996-06-18 | Seiko Instruments Inc. | Impurity doping method with adsorbed diffusion source |
| US5851909A (en) * | 1989-08-11 | 1998-12-22 | Seiko Instruments Inc. | Method of producing semiconductor device using an adsorption layer |
| US5338697A (en) * | 1989-12-01 | 1994-08-16 | Seiko Instruments Inc. | Doping method of barrier region in semiconductor device |
| US5514620A (en) * | 1989-12-01 | 1996-05-07 | Seiko Instruments Inc. | Method of producing PN junction device |
| US5366922A (en) * | 1989-12-06 | 1994-11-22 | Seiko Instruments Inc. | Method for producing CMOS transistor |
| US5874352A (en) * | 1989-12-06 | 1999-02-23 | Sieko Instruments Inc. | Method of producing MIS transistors having a gate electrode of matched conductivity type |
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