JPS61248547A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61248547A JPS61248547A JP9049785A JP9049785A JPS61248547A JP S61248547 A JPS61248547 A JP S61248547A JP 9049785 A JP9049785 A JP 9049785A JP 9049785 A JP9049785 A JP 9049785A JP S61248547 A JPS61248547 A JP S61248547A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコンゲート半導体装置の製造方法に関す
るものである。
るものである。
この発明は、抵抗として用いる高抵抗の多結晶シリコン
（以後ポリシリコンと略す）の形成において、高抵抗部
を作るマスクと、高抵抗部と低抵抗部の一部を同時にエ
ツチングするマスクと、低抵抗部のポリシリコンのみを
パターニングする８枚のマスクを用いることにより、エ
ツチング時のポリシリコンの抵抗率の違いによるエツチ
ング残り、又はオーバーエッチを防止するようにしたも
のである。
（以後ポリシリコンと略す）の形成において、高抵抗部
を作るマスクと、高抵抗部と低抵抗部の一部を同時にエ
ツチングするマスクと、低抵抗部のポリシリコンのみを
パターニングする８枚のマスクを用いることにより、エ
ツチング時のポリシリコンの抵抗率の違いによるエツチ
ング残り、又はオーバーエッチを防止するようにしたも
のである。
高抵抗ポリシリコンを配線抵抗として用いる半導体装置
の製造方法は、従来以下のように成さｎていた。
の製造方法は、従来以下のように成さｎていた。
先ず、第８図ら）のように基板にポリシリコンｌｔ−堆
積し、全体にイオシ注入して所望の高抵抗の抵抗率を持
ったポリシリコンにする。次に、酸化膜を堆積し高抵抗
部金作る領域に第８図の）又は第４図ら）のように、酸
化膜のマスク２１に形成する。こｒｔｈ所望の高抵抗ポ
リシリコンのサイズを縦方向Ｘｒｐｍ、横方向ＷｐＢと
すると、横方向に片側２乃至３μ常程度広く余裕ｔ−待
ったパターンとする０次にＮＷ又はＰ型の不純物全熱拡
散させ、第８図ω）又は第４図の）のように酸化膜マス
クで覆わｎた領域以外のポリシリコン抵抗を所望の低い
抵抗率に下げる。次に酸化膜を除去した後、第８図■又
は第４図（Ｃ）のように高抵抗部及び低抵抗部をレジス
ト８でパターニングし、その後ドライエツチングを用い
第８図（ｅ）又は第４図（ロ）のように高抵抗部及び、
低抵抗部ｔ−同時に形成する。
積し、全体にイオシ注入して所望の高抵抗の抵抗率を持
ったポリシリコンにする。次に、酸化膜を堆積し高抵抗
部金作る領域に第８図の）又は第４図ら）のように、酸
化膜のマスク２１に形成する。こｒｔｈ所望の高抵抗ポ
リシリコンのサイズを縦方向Ｘｒｐｍ、横方向ＷｐＢと
すると、横方向に片側２乃至３μ常程度広く余裕ｔ−待
ったパターンとする０次にＮＷ又はＰ型の不純物全熱拡
散させ、第８図ω）又は第４図の）のように酸化膜マス
クで覆わｎた領域以外のポリシリコン抵抗を所望の低い
抵抗率に下げる。次に酸化膜を除去した後、第８図■又
は第４図（Ｃ）のように高抵抗部及び低抵抗部をレジス
ト８でパターニングし、その後ドライエツチングを用い
第８図（ｅ）又は第４図（ロ）のように高抵抗部及び、
低抵抗部ｔ−同時に形成する。
しかしながら従来の製造方法においては、高抵抗部と低
抵抗部で不純物濃度の違いから、ポリシリコンのエツチ
ングレートが異なるため、低抵抗部で適当なエツチング
時間でエツチングを終了すると、実際は第５図のように
高抵抗部にエツチング残り４が生じる。又高抵抗部に適
当なエツチング時間でエツチングすると、低抵抗部では
オーバーエッチとなり配線細りゃ、ゲート電極に使用し
た場合は、下地ゲート膜をエツチングし、最悪の場合は
基板シリコンまでエツチングしてしまうことがらる。
抵抗部で不純物濃度の違いから、ポリシリコンのエツチ
ングレートが異なるため、低抵抗部で適当なエツチング
時間でエツチングを終了すると、実際は第５図のように
高抵抗部にエツチング残り４が生じる。又高抵抗部に適
当なエツチング時間でエツチングすると、低抵抗部では
オーバーエッチとなり配線細りゃ、ゲート電極に使用し
た場合は、下地ゲート膜をエツチングし、最悪の場合は
基板シリコンまでエツチングしてしまうことがらる。
そこで本発明は、従来のとのよ５な欠点を解決するため
、８枚のマスクを用い、２度ポリシリコンエツチングを
行うことにより、高抵抗部のエツチング残り、あるいは
低抵抗部のオーバーエッチを防止し、パターン精度の良
い高抵抗ポリシリコンを形成することを目的としている
。
、８枚のマスクを用い、２度ポリシリコンエツチングを
行うことにより、高抵抗部のエツチング残り、あるいは
低抵抗部のオーバーエッチを防止し、パターン精度の良
い高抵抗ポリシリコンを形成することを目的としている
。
上記問題点を解決するため、本発明は先ず高抵抗領域を
形成するためのマスクを用いポリシリコンに高抵抗領域
を形成した後、高抵抗部及び高抵抗部の回りの一部低抵
抗部をエツチングするためのマスクを用い、一度ポリシ
リコンをエツチングする６次に高抵抗部全体を覆い、低
抵抗部に通常のパターニングをするマスクを用い、ポリ
シリコンをエツチングして所望のパターン金得る。
形成するためのマスクを用いポリシリコンに高抵抗領域
を形成した後、高抵抗部及び高抵抗部の回りの一部低抵
抗部をエツチングするためのマスクを用い、一度ポリシ
リコンをエツチングする６次に高抵抗部全体を覆い、低
抵抗部に通常のパターニングをするマスクを用い、ポリ
シリコンをエツチングして所望のパターン金得る。
上記方法でポリシリコンのパターニングを行えハ、一度
目のポリシリコンのエツチングで、高抵抗部に精度良く
パターニングできる。この際、高抵抗部の回りの一部低
抵抗部もエツチングさｎｌこ３らＨオーバーエツチング
ぎみとなり、サイドエッチや下地の膜ぺりが起るが、こ
ｎは細い配線パターンやゲートパターンでは無く高抵抗
部の回りのみであるから、サイドエッチは問題にならず
又、高抵抗部は厚い酸化膜上に形成さｎるから、下地の
膜ぺりも問題にならない、）次に低抵抗部をパターニン
グしエツチングする際は、高抵抗部は既にエツチングさ
しているので低抵抗部に適したエツチング時間でエツチ
ングでき、適正なパターニングができる。
目のポリシリコンのエツチングで、高抵抗部に精度良く
パターニングできる。この際、高抵抗部の回りの一部低
抵抗部もエツチングさｎｌこ３らＨオーバーエツチング
ぎみとなり、サイドエッチや下地の膜ぺりが起るが、こ
ｎは細い配線パターンやゲートパターンでは無く高抵抗
部の回りのみであるから、サイドエッチは問題にならず
又、高抵抗部は厚い酸化膜上に形成さｎるから、下地の
膜ぺりも問題にならない、）次に低抵抗部をパターニン
グしエツチングする際は、高抵抗部は既にエツチングさ
しているので低抵抗部に適したエツチング時間でエツチ
ングでき、適正なパターニングができる。
以下に本発明の実施例を図面にもとづいて説明する。先
ず、第１図６）のように基板にポリシリコン１を堆積し
、全体にイオン注入して所望の高抵抗率を持ったポリシ
リコンを形成する。次に、酸化膜を堆積し、高抵抗を作
る領域（第１図の）又は第２図６）のように酸化膜マス
ク２を形成する。このマスクサイズは従来法と同様にＷ
方向に片側２乃至３μｍ程度余裕を持った大きさとする
。次に、Ｎ型又はＰ型不純物を熱拡散させ第１図ω）又
は第２図の）のように酸化膜マスクで覆わｎた領域以外
のポリシリコン抵抗を所望の抵抗率に下げる。
ず、第１図６）のように基板にポリシリコン１を堆積し
、全体にイオン注入して所望の高抵抗率を持ったポリシ
リコンを形成する。次に、酸化膜を堆積し、高抵抗を作
る領域（第１図の）又は第２図６）のように酸化膜マス
ク２を形成する。このマスクサイズは従来法と同様にＷ
方向に片側２乃至３μｍ程度余裕を持った大きさとする
。次に、Ｎ型又はＰ型不純物を熱拡散させ第１図ω）又
は第２図の）のように酸化膜マスクで覆わｎた領域以外
のポリシリコン抵抗を所望の抵抗率に下げる。
ここまでは従来法と同じである。次に、この高抵抗ポリ
シリコンの横方向（Ｗ方向）を精度良くエツチングする
ため、酸化膜を除去した後、第１図（イ）又は第２図ω
）のように高抵抗部の横方向のサイズＷを決定し、高抵
抗部と回りの一部低抵抗部をエツチングするためのレジ
ストマスク８ｆｃ形成する。次に、高抵抗部パに適した
エツチング時間でポリシリコンをエツチングする。する
と、第１図０）のように高抵抗ポリシリコンは精度良く
エツチングできる。低抵抗ポリシリコンには少しサイド
エッチ、及び下地の膜ぺりが起るが、こｎは高抵抗部の
回りの一部だけであり問題は無い。次に、レジストを除
去した後、第１図ハ又は第２図（イ）のよ５に、レジス
ト１用い、高抵抗部全体を覆い、低抵抗部に通常の配線
やゲートにパターニングする。その後、通常のポリシリ
コンエツチングを行う。こｎにより、第１図（ロ）又に
第２図（＃）のように通常の配線やゲート部も精度良く
バターニングでき、下地の膜ペリも起らない。
シリコンの横方向（Ｗ方向）を精度良くエツチングする
ため、酸化膜を除去した後、第１図（イ）又は第２図ω
）のように高抵抗部の横方向のサイズＷを決定し、高抵
抗部と回りの一部低抵抗部をエツチングするためのレジ
ストマスク８ｆｃ形成する。次に、高抵抗部パに適した
エツチング時間でポリシリコンをエツチングする。する
と、第１図０）のように高抵抗ポリシリコンは精度良く
エツチングできる。低抵抗ポリシリコンには少しサイド
エッチ、及び下地の膜ぺりが起るが、こｎは高抵抗部の
回りの一部だけであり問題は無い。次に、レジストを除
去した後、第１図ハ又は第２図（イ）のよ５に、レジス
ト１用い、高抵抗部全体を覆い、低抵抗部に通常の配線
やゲートにパターニングする。その後、通常のポリシリ
コンエツチングを行う。こｎにより、第１図（ロ）又に
第２図（＃）のように通常の配線やゲート部も精度良く
バターニングでき、下地の膜ペリも起らない。
以上説明したように、本発明では高抵抗ポリシリコンを
用いる半導体装置の製造方法において、高抵抗部及び低
抵抗部を精度良くパターニングする事が出来、高抵抗部
のエツチング残り、あるいは配線部の細りゃ、ゲート酸
化膜の脱ベリという不具合を防ぐ効果がある。
用いる半導体装置の製造方法において、高抵抗部及び低
抵抗部を精度良くパターニングする事が出来、高抵抗部
のエツチング残り、あるいは配線部の細りゃ、ゲート酸
化膜の脱ベリという不具合を防ぐ効果がある。
第１図６）〜切は本発明によるポリシリコン抵抗の製造
方法を工程順に示した断面図、第２図（ロ）〜Ｃ）は同
平面図、第８図れ）〜（＃）は従来方法によるポリシリ
コン抵抗の製造方法を工程層に示した断面図、第４図＠
〜に）は同平面図である。第５図は従来法により起きる
不具合を示す断面図である。 １９．ポリシリコン、２１．酸化膜 ８０．レジスト、 ４０．エツチング残り以上 一−ｌノＬ゛リシリコン 第１図 第２図
方法を工程順に示した断面図、第２図（ロ）〜Ｃ）は同
平面図、第８図れ）〜（＃）は従来方法によるポリシリ
コン抵抗の製造方法を工程層に示した断面図、第４図＠
〜に）は同平面図である。第５図は従来法により起きる
不具合を示す断面図である。 １９．ポリシリコン、２１．酸化膜 ８０．レジスト、 ４０．エツチング残り以上 一−ｌノＬ゛リシリコン 第１図 第２図
Claims (1)
- 多結晶シリコンを抵抗として用いたシリコンゲート半
導体装置の製造において抵抗として用いる高抵抗多結晶
シリコンの領域を形成するマスクと高抵抗多結晶シリコ
ンと低抵抗多結晶シリコンの一部をエッチングするため
のマスクと配線やゲート電極として用いる低抵抗多結晶
シリコンをパターニングするマスクとを用いて、抵抗と
して用いる高抵抗部と、配線やゲート電極として用いる
低抵抗部とを別々にエッチングする事を特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9049785A JPS61248547A (ja) | 1985-04-26 | 1985-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9049785A JPS61248547A (ja) | 1985-04-26 | 1985-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248547A true JPS61248547A (ja) | 1986-11-05 |
Family
ID=14000138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9049785A Pending JPS61248547A (ja) | 1985-04-26 | 1985-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007066958A (ja) * | 2005-08-29 | 2007-03-15 | Nec Electronics Corp | 半導体装置の製造方法 |
-
1985
- 1985-04-26 JP JP9049785A patent/JPS61248547A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007066958A (ja) * | 2005-08-29 | 2007-03-15 | Nec Electronics Corp | 半導体装置の製造方法 |
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