JPS5984436A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5984436A JPS5984436A JP19434282A JP19434282A JPS5984436A JP S5984436 A JPS5984436 A JP S5984436A JP 19434282 A JP19434282 A JP 19434282A JP 19434282 A JP19434282 A JP 19434282A JP S5984436 A JPS5984436 A JP S5984436A
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- film
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- selective oxidation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法、特に選択酸化による厚
いフィールド酸化膜を有する半導体装置の製造方法に関
する。
いフィールド酸化膜を有する半導体装置の製造方法に関
する。
（ロ）従来技術
選択酸化による厚いフィールド酸化膜を用いて３μ巾の
素子形成領域と３μｌ〕のフィールド酸化膜を形成して
集積度の向上を図る要求がある。
素子形成領域と３μｌ〕のフィールド酸化膜を形成して
集積度の向上を図る要求がある。
第１図ＡではＰ型のシリコン半導体基板（１）上に約７
００Ａ程度の薄い第１酸化膜（２）を形成した後その上
に３μ間隔で３μｌ〕のＳｉ３Ｎ、から成る選択酸化マ
スク（３）を付着している。第１図Ｂでは基板（１）全
体を選択酸化して選択酸化マスク（３）で被覆されない
部分に基板（１）にその一部を埋め込まれた約６７００
Ａ程度の厚い第２酸化膜（４）を形成する。
００Ａ程度の薄い第１酸化膜（２）を形成した後その上
に３μ間隔で３μｌ〕のＳｉ３Ｎ、から成る選択酸化マ
スク（３）を付着している。第１図Ｂでは基板（１）全
体を選択酸化して選択酸化マスク（３）で被覆されない
部分に基板（１）にその一部を埋め込まれた約６７００
Ａ程度の厚い第２酸化膜（４）を形成する。
この際第２酸化膜（４）は横方向にも酸化が進むため第
１酸化膜（２）のある巾が０．８μであるのに対し第２
酸化膜（４）のある巾は５．２μとなり、当初の選択酸
化マスク（３）のパターンとかなりずれた形状となって
しまう。第１図Ｃでは基板（１）表面全体をエツチング
して第１酸化膜（２）を除去し、このとき第２酸化膜（
４）もエツチングされて約６００ ｏｉのフィールド酸
化膜を形成する。この結果基板（１）表面を露出した素
子形成領域（５）のｌ］は１．２μであり、フィールド
酸化膜（６）の巾は４．８μとなる。従って素子形成領
域（５）よりフィールド酸化膜（６）の巾が大きくなり
集積度向上の障害となっている。
１酸化膜（２）のある巾が０．８μであるのに対し第２
酸化膜（４）のある巾は５．２μとなり、当初の選択酸
化マスク（３）のパターンとかなりずれた形状となって
しまう。第１図Ｃでは基板（１）表面全体をエツチング
して第１酸化膜（２）を除去し、このとき第２酸化膜（
４）もエツチングされて約６００ ｏｉのフィールド酸
化膜を形成する。この結果基板（１）表面を露出した素
子形成領域（５）のｌ］は１．２μであり、フィールド
酸化膜（６）の巾は４．８μとなる。従って素子形成領
域（５）よりフィールド酸化膜（６）の巾が大きくなり
集積度向上の障害となっている。
次に上述した変化量を見込んで設計すると、第２図Ａに
示す様にＰ型シリコン半導体基板（１）上に薄い第１酸
化膜（２）を形成した後、その上に１．２μ間隔で４．
８μ巾のＳｉ、Ｎ４から成る選択酸化マスク（３）を付
着している。第２図Ｂに示す如く選択酸化すると、第１
酸化膜（２）のある巾が２．６μであり、第２酸化膜（
４）のある巾が３．４μとなる。更に第２図Ｃに示す如
く第１酸化膜（２）をエツチング除去すると、素子形成
領域（５）の巾は３．０μであり、フィールド酸化膜（
６）の巾も３．０μとなる。
示す様にＰ型シリコン半導体基板（１）上に薄い第１酸
化膜（２）を形成した後、その上に１．２μ間隔で４．
８μ巾のＳｉ、Ｎ４から成る選択酸化マスク（３）を付
着している。第２図Ｂに示す如く選択酸化すると、第１
酸化膜（２）のある巾が２．６μであり、第２酸化膜（
４）のある巾が３．４μとなる。更に第２図Ｃに示す如
く第１酸化膜（２）をエツチング除去すると、素子形成
領域（５）の巾は３．０μであり、フィールド酸化膜（
６）の巾も３．０μとなる。
しかしながら指上の方法では５ｉｓＮ、の選択酸化マス
ク（３）の間隔を１２μになる様にエツチングする技術
が必要であり高精度の微細加工を要求される。従って現
状の加工技術ではなかなか量産できない欠点があった。
ク（３）の間隔を１２μになる様にエツチングする技術
が必要であり高精度の微細加工を要求される。従って現
状の加工技術ではなかなか量産できない欠点があった。
（ハ） 目的
本発明の第１の目的は、指上した欠点に鑑みて従来の欠
点を完全に除去した半導体装置の製造方法を提供するも
のである。
点を完全に除去した半導体装置の製造方法を提供するも
のである。
本発明の他の目的は、現状の加工精度で高集積化に適合
する。半導体装置の製造方法を提供するものである。
する。半導体装置の製造方法を提供するものである。
に）構成
本発明は第３図に示す如く、−導電型の半導体基板側表
面に薄い第１の酸化膜ａ壜を形成した後その上に選択酸
化マスク（１３１を現状の加工精度の間隔に付着する工
程、基板ａυを選択酸化して基板Ｑｌ）にその一部を埋
め込まれた厚い第２酸化膜（１４）を形成する工程、第
１酸化膜（１２１および第２酸化膜０４）の一部をエツ
チング除去して素子形成領域（１５）を形成する工程、
素子形成領域０５）にソース・ドレイン領域Ｑ７）（１
８）を拡散する工程より構成されている。
面に薄い第１の酸化膜ａ壜を形成した後その上に選択酸
化マスク（１３１を現状の加工精度の間隔に付着する工
程、基板ａυを選択酸化して基板Ｑｌ）にその一部を埋
め込まれた厚い第２酸化膜（１４）を形成する工程、第
１酸化膜（１２１および第２酸化膜０４）の一部をエツ
チング除去して素子形成領域（１５）を形成する工程、
素子形成領域０５）にソース・ドレイン領域Ｑ７）（１
８）を拡散する工程より構成されている。
本発明の特徴は選択酸化マスク０３）を現状の加工精度
でエツチングできる約２μの間隔に配置し、選択醇化で
従来より大巾に厚い第２酸化膜０４）を形成し、その第
２酸化膜０４）を後からメーバエッチして素子形成領域
０５）を設ける点にある。
でエツチングできる約２μの間隔に配置し、選択醇化で
従来より大巾に厚い第２酸化膜０４）を形成し、その第
２酸化膜０４）を後からメーバエッチして素子形成領域
０５）を設ける点にある。
（ホ）実施例
本発明の第１の工程は第３図Ａに示す如く、−導電型の
半導体基板００表面に薄い第１酸化膜（１２＋を形成し
た後その上に選択酸化マスクａ□□□を第２酸化膜０４
）を形成する部分を除いて付着することにある。
半導体基板００表面に薄い第１酸化膜（１２＋を形成し
た後その上に選択酸化マスクａ□□□を第２酸化膜０４
）を形成する部分を除いて付着することにある。
半導体基板ａυとしてはＰ型のシリコンを用い、基板０
０表面に約７００Ａ厚の熱酸化による第１酸化膜（１７
：Ｉを形成する。第１酸化膜０渇上にはＳｉ、Ｎ４より
成る選択酸化マスク０国を付着し、然る後選択エツチン
グにより選択酸化マスク（ｌ（８）の巾を４．０μにし
、その間隔を２，０μになる様にする。２．０μ巾の選
択エツチングであれば現状の加工技術で十分に再現性良
く行なえる。
０表面に約７００Ａ厚の熱酸化による第１酸化膜（１７
：Ｉを形成する。第１酸化膜０渇上にはＳｉ、Ｎ４より
成る選択酸化マスク０国を付着し、然る後選択エツチン
グにより選択酸化マスク（ｌ（８）の巾を４．０μにし
、その間隔を２，０μになる様にする。２．０μ巾の選
択エツチングであれば現状の加工技術で十分に再現性良
く行なえる。
本発明の第２の工程は第３図ＢＫ示す如く、基板０υを
選択酸化して基板Ｕυにその一部を埋め込まれた厚い第
２酸化膜α４）を形成することにある。
選択酸化して基板Ｕυにその一部を埋め込まれた厚い第
２酸化膜α４）を形成することにある。
本工程では基板（１１）を水蒸気雰囲気中で加熱して選
択酸化マスク０３）で被覆されない部分に約１０．００
ＯＡの厚い第２酸化膜α４）を形成する。第２酸化膜０
４）は従来の厚さが所望のフィールド酸化膜の厚み（例
えば６０００Ａ）に第１酸化膜の厚み（例えば７００Ａ
）を加算したものに設定されていたのに対し、更に後工
程でのオーバーエッチ分を加算した厚さに設定されてい
る。しかし選択酸化時における横方向の酸化の大きさＡ
と酸化膜成長厚ＴＦｏＸ との間にはＡ＜ＴＦｏｘ
なる関係が成立するので、従来より第２酸化膜α４）
ヲ厚くしてもそれ程横方向の酸化は増加しない。具体的
には第１酸化膜αりのある巾は１．４μであり、第２酸
化膜α旬のある巾は４．６μとなる。なお選択酸化マス
クα■はホッ゛トリン酸等で選択的に除去する。
択酸化マスク０３）で被覆されない部分に約１０．００
ＯＡの厚い第２酸化膜α４）を形成する。第２酸化膜０
４）は従来の厚さが所望のフィールド酸化膜の厚み（例
えば６０００Ａ）に第１酸化膜の厚み（例えば７００Ａ
）を加算したものに設定されていたのに対し、更に後工
程でのオーバーエッチ分を加算した厚さに設定されてい
る。しかし選択酸化時における横方向の酸化の大きさＡ
と酸化膜成長厚ＴＦｏＸ との間にはＡ＜ＴＦｏｘ
なる関係が成立するので、従来より第２酸化膜α４）
ヲ厚くしてもそれ程横方向の酸化は増加しない。具体的
には第１酸化膜αりのある巾は１．４μであり、第２酸
化膜α旬のある巾は４．６μとなる。なお選択酸化マス
クα■はホッ゛トリン酸等で選択的に除去する。
本発明の第３の工程は第３図Ｃ−Ｄに示す如く第１酸・
化膜ａ渇および第２酸化膜αカの一部をエツチング除去
して素子形成領域ａ籾を形成することにある０ 本工程では基板（１υ全面を一様にエツチング処理して
、第１酸化膜α渇すべてと第２酸化膜（１４）の一部を
エツチング除去する。具体的には第１酸化膜ａりの７０
０人と第２酸化膜（１４）の一部である３３００Ｘｖエ
ツチング除去する。
化膜ａ渇および第２酸化膜αカの一部をエツチング除去
して素子形成領域ａ籾を形成することにある０ 本工程では基板（１υ全面を一様にエツチング処理して
、第１酸化膜α渇すべてと第２酸化膜（１４）の一部を
エツチング除去する。具体的には第１酸化膜ａりの７０
０人と第２酸化膜（１４）の一部である３３００Ｘｖエ
ツチング除去する。
第１酸化膜（１２１をちょうど除去した段階では第３図
Ｃに示す如く、素子形成領域α９は１．８μ巾でありフ
ィールド酸化膜α６）は４，２μ巾である。次に本発明
の特徴である第２酸化膜Ｉのオーツ（−エツチングを行
うと第３図りに示す如く、素子形成領域（１５１は３．
０μ巾になり、フィールド酸化膜０６）は３．０μ巾に
なる。ここで素子形成領域（１５）が第３図Ｃでは１．
８．μであったものが第３図りでは３０μに大巾に拡大
される理由はオーバーエツチングの特性によるのである
。即ちオーバーエツチングするときのフィールド酸化膜
のエツチングされる膜厚Ｔつ。Ｘはエツチングによる横
方向の広がりＢに対してＴヨ。ア〈Ｂなる関係が成立す
るからである。
Ｃに示す如く、素子形成領域α９は１．８μ巾でありフ
ィールド酸化膜α６）は４，２μ巾である。次に本発明
の特徴である第２酸化膜Ｉのオーツ（−エツチングを行
うと第３図りに示す如く、素子形成領域（１５１は３．
０μ巾になり、フィールド酸化膜０６）は３．０μ巾に
なる。ここで素子形成領域（１５）が第３図Ｃでは１．
８．μであったものが第３図りでは３０μに大巾に拡大
される理由はオーバーエツチングの特性によるのである
。即ちオーバーエツチングするときのフィールド酸化膜
のエツチングされる膜厚Ｔつ。Ｘはエツチングによる横
方向の広がりＢに対してＴヨ。ア〈Ｂなる関係が成立す
るからである。
本発明の第４の工程は第３図Ｅに示す如く、素子形成領
域（１■にソース・ドレイン領域α７）（１８）を拡散
してＭＯ８半導体装置を形成することにある。
域（１■にソース・ドレイン領域α７）（１８）を拡散
してＭＯ８半導体装置を形成することにある。
本工程では素子形成領域ａ９表面にゲート酸化膜時を形
成し、その上にポリシリコンによるゲート電極（２０）
を形成する。然る後ゲート電極（２０１をマスクとして
ソース・ドレイン領域ａηαＱを拡散し、各領域α７）
（＋８）にオーミック接触するソース・ドレイン電極（
２Ｈ２１を設ける。
成し、その上にポリシリコンによるゲート電極（２０）
を形成する。然る後ゲート電極（２０１をマスクとして
ソース・ドレイン領域ａηαＱを拡散し、各領域α７）
（＋８）にオーミック接触するソース・ドレイン電極（
２Ｈ２１を設ける。
（へ）効果
本発明に依れば選択酸化マスク０りを現状の加工精度に
よりエツチング処理することができ、素子形成領域０！
５）とフィールド酸化膜（１６）の巾をともに３μと高
集積化できる。また本発明は従来の工程に何ら追加工程
を必要せず、オーバーエツチングにより達成できる。
よりエツチング処理することができ、素子形成領域０！
５）とフィールド酸化膜（１６）の巾をともに３μと高
集積化できる。また本発明は従来の工程に何ら追加工程
を必要せず、オーバーエツチングにより達成できる。
第１図および第２図は従来方法を説明する断面図、第３
図は本発明を説明する断面図である。 主な図番の説明 ００は半導体基板、（１つは第１酸化膜、α３）は選択
酸化マスク、（ｔ、ｉ）は第２酸化膜、αつは素子形成
領域、（１Ｇ＋ハフイールド酸化膜、 （１７）（ＩＩ
Ｈ゛よソース・ドレイン領域である。 出願人 三洋電機株式会社 外１名 手 続 補 正 書（方式） 昭和＃５Ｓ年ろ 月β 日 １、事件の表示 昭和５７年特許願第１９４３４２号 ２、発明の名称 半導体装置の製造方法 ６、補正をする者 特許出願人 住所 守口市京阪本通２丁目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 外１名 ４、代理人 住所 守口市京阪本通２丁目１８番地 ５、補正命令の日付（発送日） 昭和５８年２月２２日 ６、補正の対象 図面 ７、袖正の内容 本願図面全図を別紙の遡り袖正します。 以上 第１図 ト０１９７＋−５，２声＋−一１ ２ ４第２図
図は本発明を説明する断面図である。 主な図番の説明 ００は半導体基板、（１つは第１酸化膜、α３）は選択
酸化マスク、（ｔ、ｉ）は第２酸化膜、αつは素子形成
領域、（１Ｇ＋ハフイールド酸化膜、 （１７）（ＩＩ
Ｈ゛よソース・ドレイン領域である。 出願人 三洋電機株式会社 外１名 手 続 補 正 書（方式） 昭和＃５Ｓ年ろ 月β 日 １、事件の表示 昭和５７年特許願第１９４３４２号 ２、発明の名称 半導体装置の製造方法 ６、補正をする者 特許出願人 住所 守口市京阪本通２丁目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 外１名 ４、代理人 住所 守口市京阪本通２丁目１８番地 ５、補正命令の日付（発送日） 昭和５８年２月２２日 ６、補正の対象 図面 ７、袖正の内容 本願図面全図を別紙の遡り袖正します。 以上 第１図 ト０１９７＋−５，２声＋−一１ ２ ４第２図
Claims (1)
- １、−導電型の半導体基板表面に薄い第１酸化膜を形成
した後その上に選択酸化マスクを付着する工程、選択酸
化により前記基板に埋め込まれた厚い第２酸化膜を形成
する工程、前記第１酸化膜および第２酸化膜の一部をエ
ツチング除去して素子形成領域を露出する工程、該素子
形成領域にソース、ドレイン領域を拡散する工程を具備
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19434282A JPS5984436A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19434282A JPS5984436A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984436A true JPS5984436A (ja) | 1984-05-16 |
Family
ID=16322987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19434282A Pending JPS5984436A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984436A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289644A (ja) * | 1985-06-14 | 1986-12-19 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体デバイスの製造法 |
| JPS63260178A (ja) * | 1987-04-17 | 1988-10-27 | Citizen Watch Co Ltd | 不揮発性記憶素子の製造方法 |
| JPS649638A (en) * | 1987-07-01 | 1989-01-12 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US5538917A (en) * | 1993-10-07 | 1996-07-23 | Nec Corporation | Fabrication method of semiconductor integrated circuit device |
| US5707888A (en) * | 1995-05-04 | 1998-01-13 | Lsi Logic Corporation | Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation |
-
1982
- 1982-11-04 JP JP19434282A patent/JPS5984436A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289644A (ja) * | 1985-06-14 | 1986-12-19 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体デバイスの製造法 |
| JPS63260178A (ja) * | 1987-04-17 | 1988-10-27 | Citizen Watch Co Ltd | 不揮発性記憶素子の製造方法 |
| JPS649638A (en) * | 1987-07-01 | 1989-01-12 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US5538917A (en) * | 1993-10-07 | 1996-07-23 | Nec Corporation | Fabrication method of semiconductor integrated circuit device |
| US5707888A (en) * | 1995-05-04 | 1998-01-13 | Lsi Logic Corporation | Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation |
| US5739580A (en) * | 1995-05-04 | 1998-04-14 | Lsi Logic Corporation | Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation |
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