JPS61289644A - 半導体デバイスの製造法 - Google Patents

半導体デバイスの製造法

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JPS61289644A
JPS61289644A JP61135111A JP13511186A JPS61289644A JP S61289644 A JPS61289644 A JP S61289644A JP 61135111 A JP61135111 A JP 61135111A JP 13511186 A JP13511186 A JP 13511186A JP S61289644 A JPS61289644 A JP S61289644A
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slice
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体デバイスの製造法に関し、この方法にお
いては、酸化マスクをシリコンスライスの表面上に局部
的に設け、その後順次に、酸化マスクの側方に隣接する
スライス表面層にドーピング剤の原子を付与し、該スラ
イスを第一次酸化熱処理に付して、酸化マスクで被覆さ
れていないスライス部分の酸化によりフィールド酸化物
の層を形成するとともに、ドーピング剤の原子の拡散に
よりフィールド酸化物の下部に位置するチャネルストッ
パ領域を形成し、次いで酸化マスクをエツチング除去し
、スライスを第二次酸化熱処理に付して、フィールド酸
化物の間に位置するゲート酸化物の層を形成する。
か＼る方法は、数多くのＭＯＳ　　）ランジスタ、例え
ば電子メモリを有する半導体デバイスの製造に対して特
に好適である。
米国特許第４．２６８．３２１号は、序文に述べた種類
の方法を開示しており、そ、の方法においては第一次酸
化熱処理を約１．０００℃の温度で行なう。その場合、
酸化マスクは酸化珪素の応力緩和底部層と窒化珪素の酸
化妨害層とよりなる。チャネル領域が、チャネルストッ
パ領域を有するフィールド酸化物間に囲まれ、且つ幅が
１μｍ以下のＭＯＳ　　）ランジスタを含んでなる半導
体デバイスの公知の製造法の使用には問題が生ずる。横
方向の酸化と拡−敗とのために、フィールド酸化物層と
チャネルストッパ領域とは酸化マスクの下方まで広がり
、酸化マスクの幅とチャネル領域の幅とは互いに可成り
大きなずれがある。公知の方法においては、酸化熱処理
を１０００℃で行ない、厚さが約　０．４μｍのフィー
ルド酸化物層を形成するときは、横方向酸化は約０．６
μｍであり横方向拡散長は約０．８μｍである。従って
、幅が約１μｍのチャネル領域を取得するためには、出
発部材を幅約２．６μｍの酸化マスクとすべきである。
この問題点の他にも更に、第一次酸化熱処理の間に、酸
化マスクの縁に沿って、シリコンと、酸化マスクの酸化
珪素応力緩和底部層との間の遷移帯に窒化物が形成され
る：すなわちこ＼に所謂、ホワイトリボンが形成される
という問題が生ずる。前記の小型ＭＯ３）ランジスタに
ついて必要とされるような、厚さ約２５ｎｍという非常
に薄いゲート酸化物を形成する場合に：この窒化物は頗
る邪魔になる。
本発明は特に、ＭＯＳ　　）ランジスタを含む半導体デ
バイスを製造することができる方法であって、幅が１μ
ｍ以下のチャネル領域を得るために、幅がそれから実質
的に相違しない酸化マスクを使用することができ、且つ
また「ホワイトリボン窒化物」の妨害作用なしに極めて
薄いゲート酸化物を与えることが可能な方法を提供する
ことを目的とする。
本発明によれば、字部で述べた方法は、本目的のために
、酸化マスクをエツチング除去後、スライスを更にエツ
チング処理に付して、形成したフィールド酸化物層の一
部分をもエツチング除去し、この層を更に薄く且つ幅方
向に縮小すること、および第一次酸化熱処理を、チャネ
ルストッパ領域が形成される温度で行ない、該チャネル
ストッパ領域を、エツチング処理で寸法が減少したフィ
ールド酸化物層と実質的に同等な距離に亘って横方向に
拡げることを特徴とする。
第一次酸化熱処理の間に形成したフィールド酸化物層は
厚さが端縁に向かって減少しているので、フィールド酸
化物層は、次のエツチング処理の間に、更に薄くなるの
みならず、また更に小さくなる。第一次熱処理は比較的
低温で実施され、その温度では、公知方法による手順と
は対誼的に、横方向酸化が横方向拡散よりも大である。
この場合、横方向酸化は公知方法にふけるよりも大であ
るが、これに反して横方向拡散は公知方法にふけるもの
より小である。本発明方法をもって、上記デバイスと匹
敵し得る半導体デバイスを製造することができ、該デバ
イスにおいては幅が約１μ０のチャネル領域を形成する
のに、酸化珪素底部層と幅が僅かに、１．８μｍの窒化
珪素上部層とよりなる酸化マスクしか必要としないこと
が確認されたのはまさしく驚異である。
厚さが０．４μｍのフィールド酸化物層を公知方法で取
得するためには、酸化マスクをエツチング除去する工程
中に実際上少なくとも０．１　μｍの酸化物層が失われ
るので、第一次酸化熱処理の際に厚さが約０．５μｍの
酸化物層を成長させなければならないことが実験の結果
判明した。公知方法におけるように、１０００℃の温度
で０．５μｍの酸化物を形成する場合は、酸化珪素の底
部層と窒化珪素の上部層とよりなる酸化マスクを使用す
ると、約０．８μｍの横方向拡散と約０．６μｍの横方
向酸化とが生起する。本発明方法では、例えば、先ず厚
さが約０．６μｍの酸化物層を約９００℃で成長させる
。
上述の場合と同じ酸化マスクを使用すれば、約０．８μ
ｍの横方向酸化が生起する。引続いて酸化マスクをエツ
チング除去する工程の間およびその後のエツチング処理
の間に、厚さ約０．４μｍのフィールド酸化物層を残す
程度までにこのフィールド酸化物層は除去される。この
層は酸化マスクの端縁が存在していた範囲を超えて０．
４μｍしか延びていないので、０．４μｍの見掛けの横
方向酸化が残る。横方向拡散もまた０、４μｍである。
約１μｍのチャネル領域を取得するためには、公知方法
では幅が２．６μｍの酸化マスクを必要とするのに対し
、本発明方法では幅１．８μｌの酸化マスクを必要とす
る。
第一次酸化熱処理の間にシリコンと酸化マスクとの間の
界面に形成された窒化珪素もまたその後のエツチング処
理によって除去される。その結果、ゲート酸化物の形成
の際にこの窒化物に起因すべき問題点は解消する。
本発明によれば、第一次酸化熱処理の間に形成されたフ
ィールド酸化物層は、好ましくは、厚さがそのもとの厚
さの５０〜７０％であるフィールド酸化物層を残す程度
迄にエツチング除去される。かくして、それ以上の加工
工程を追加する必要なし゛に、可成り平坦な構造物が取
得される。
スライスを第一次および第二次酸化熱処理の中間で付加
的な酸化熱処理に付し、その場合に形成された酸化珪素
を再度エツチング除去する後続のエツチング処理に付す
ならば、ゲート酸化物を形成する際に、第−次熱処理中
に酸化マスクとシリコンとの間の界面に形成された窒化
珪素に関する問題は回避される。
本発明の酸化マスクは、好ましくは、シリコンオキシナ
イトライドの底部層と窒化珪素の上部層とよりなる。か
＼るマスクとすれば、幅が１．２μｍ足らずの酸化マス
クを用いて約１μｍのチャネル領域を取得することがで
きる。第一次熱処理を８２５乃至８７５℃の温度で実施
するならば、酸化マスクの幅は１μｍにさえすることが
できる。
添付図面および二三の態様を参照し、本発明を実施例に
よって以下更に詳述する。
図面において、第１〜５図はＭ口Ｓ　トランジスタ製造
の相次ぐ工程を示す。多数のか＼るトランジスタは、例
えば電子メモリに使用される。図はシリコンスライス１
の表面領域２を示しており、このスライスは例えば、ド
ーピング濃度が約１０　”原子／ｃｉ３のｐ−導電型で
ある。酸化マスク７はシリコンスライス１の表面３上に
局部的に設けられる。この目的のために、表面３には熱
酸化で常法により、厚さが約４９　ｎｍの酸化珪素層４
を設け、次いで低圧化学蒸着法（ＬＰＣＶＤプロセス）
で常法により約１００　ｎｍ厚さの窒化珪素層５をもっ
て被覆する。続いて、フォトラフカーのトラック６を常
法により設け、その後酸化珪素層４．と窒化珪素層５の
露出部分をエツチング除去する。かくして所望の酸化マ
スク７が形成される。次い、で、スライス１を酸素含有
気体中、約９５０℃で熱酸化処理に付して、約２５　ｎ
ｍ厚さの酸化珪素層８を形成する。
それからスライスｌを、エネルギが約１６　ｋｅＶの８
１イオンをもってイオン注入に付し、約３Ｘ１０１３イ
オン／ｃ１１２を注入する。かくして、酸化マスク７の
側方に隣接する表面層９にドーピング剤の原子を付与す
る。
こ５でスライスｌを第一次酸化熱処理に付し、酸化マス
ク７で被覆されていないスライス部分の酸化によってフ
ィールド酸化物層ｌＯを形成し、また表面層９の中のド
ーピング剤原子の拡散によってチャネルストッパ領域１
２をフィールド酸化物ｌＯの下に形成する。続いて、ス
ライスをエツチング処理に付して酸化マスク７を除去す
る一方、スライスを常法により酸素含有気体中、約９５
０℃で第二次酸化熱処理に付し、フィールド酸化物１０
に囲まれ且つ厚さが約３Ｑ　ｎｍのゲート酸化物層１３
を形成する。
本発明によれば、酸化マスク７をエツチング除去した後
にスライス１を更にエチング処理に付し形成されたフィ
ールド酸化物層１０の一部もエツチング除去して、この
層を横方向において更に薄く且つ狭小となす。この後の
エツチング処理後に達成される状況を第４図に示す。本
発明によれば、エツチング処理によって縮少したフィー
ルド酸化物層１１と実際上同じ距離に亘って横方向に延
びるチャネルストッパ領域１２が形成される温度で、第
一次熱処理を更に実施する。この具体例においては、約
０．６μｍ厚さのフィールド酸化物層１０が約９００℃
の温度で成長する。矢印１４で表示した約０．８μｍの
横方向酸化、および矢印１５で表示した約０．４μｍの
横方向拡散がこの場合に生起する。フィールド酸化物層
１０は、厚さが約０．４μｍのフィールド酸化物層１１
を残す程度にまで除去される。この層１１は酸化マスク
７の端縁が在った区域を超えて僅か０．４μｍしか延び
ていないので、矢印１６で表示した０、４μｌの見掛け
の横方向酸化が残る。従って本発明方法のこの態様にお
いて約１μｍのチャネル領域１７を得るためには、酸化
マスク７の幅は、約１．８μｍであるを要する。フィー
ルド酸化物１１とチャネルストッパ１２とは共に酸化マ
スク７の下部で０．４μｍ延びているから、０．８μｍ
の量を所期の１μｍに加算しなければならない。チャネ
ル領域は僅かに彎曲した表面を有するが、実際上これは
全く差支えない。
本発明によれば、好ましくは、第一次酸化熱処理の間に
形成されたフィールド酸化物層ｌＯは、厚さがその元の
厚さの５０〜７０％であるフィールド酸化物層１１を残
す程度にまでエツチング除去される。
具体例におけるこの比率は約６７％であった。かくして
、他の加工工程の追加を要することなく、可成り平坦な
構造物が得られる。
第６〜１１図はＭＯＳ　）ランジスタを製造する相次ぐ
工程を示すもので、若干の点で上述の方法と相違する。
この態様における酸化マスク７は、約４Ｑｎｍの厚さの
シリコンオキシナイトライド底部層２４と約１１００ｎ
厚さの窒化珪素上部層２５とよりなる。この具体例では
、約０．６μｍ厚さのフィールド酸化物層３０が８２５
〜８７５℃の温度で形成される。矢印３４で表示した約
０．３μｍの横方向酸化と実際上無視し得る横方向拡散
とがこの場合に生起する。その後のエツチング処理によ
ってフィールド酸化物層３０を更に薄いフィールド酸化
物層３１に減らした後は、見掛けの横方向酸化もまた実
際上無視し得る。この具体例で使用した種類の酸化マス
ク７では、幅１．２μｍ足らずの酸化マスクを用いてチ
ャネル領域１７を取得することができる。
第一次熱処理と第二次熱処理との間で、スライス１を付
加的な酸化熱処理に付して、厚さ約２５ｎｍの酸化物層
２０を形成し、次いでそれを再びエツチング除去する（
第９図および第１Ｏ図参照）。この工程によって、フィ
ールド酸化物層３１の間のチャネル領域１７の表面は更
に清浄化され、その結果として「ホワイトリボン窒化物
」によって生ずべき問題は回避される。
第一次酸化熱処理は酸素、窒素および水素を含有する乾
燥気体混合物中で実施する。かくして、フィールド酸化
物層１１．３１を大気圧下、約１２時間で形成すること
ができる。シリコンオキシナイトライド層２４は好まし
くはシラン、笑気およびアンモニアからＬＰＣＶＤプロ
セスによって蒸着する。これは好ましくは層２４の屈折
率が１．６〜１．８となるように行なう。か＼る酸化マ
スク７を使用すれば、幅が約１μｍと実質的に変わらな
い酸化マスク７を使用しながら、約１μｍ幅のチャネル
領域１７を取得することができる。
ゲート酸化物２０とフィールド酸化物３１との間の遷移
は、ゲート酸化物１３とフィールド酸化物１１との間の
遷移（第４図参照）よりも遥かに急激であるが、この遷
移は、ＭＯＳ　　）ランジスタを製造する両肘の方法に
際して支障を来たさない程度のものである。
λ１０Ｓトランジスタ製造の両肘の手順を、第１２（ａ
およびｂ）図乃至第１５（ａおよびｂ）図を参照して説
明する。これらの図のａとｂとは各時点での同一製造状
態を表わすが、２つの直交断面で示しである。
ゲート酸化物層１３を設けた後に、２５　ｋｅＶのエネ
ルギでＢ゛イオン以って、チャネル領域に５Ｘ１０１原
子／ｃＩ１１２の濃度まで閾値修正注入を行ない、そこ
でＬＰＣＶＤプロセスで常法によって、スライスを約４
５０ｎｍ厚さの多結晶珪素層３５により被覆し、その約
５０ｎｍ厚さの上部層３６を熱的に酸化する。
その上にフォトラフカーマスク３７を設けた後、層３５
と３６の露出部分をエツチング除去する。
次いで、スライスをエネルギ５０　ｋｅＶで＾Ｓイオン
のイオン注入に付し、ドーピング濃度が約Ｉ×、　　１
０”原子／ｃ１３の表面領域を形成する。続いて、化学
蒸着法（ＣＶＤプロセス）で常法により、スライスを約
３００　ｎｍ厚さの酸化珪素層３８で被覆し、異方性プ
ラズマエツチング処理に付して、スペーサ３９を酸化珪
素層３８から形成する。エネルギ約４０ｋｅＶでの＾Ｓ
イオンによる引、続くイオン注入の間に、ドーピング濃
度約５　ＸＩＯ”原子７ｃｍ”の表面領域４０が次いで
形成される。
最後に、常法によって、約３０Ｏｎ１１１厚さの酸化珪
素層４１を設ける。窓４２をその中にエツチングした後
、領域４０をアルミニウム導体４３および４４と接触さ
せることができる。
【図面の簡単な説明】
第１〜５図は本発明方法によりＭＯＳ　　）ランジスタ
を製造する相次ぐ工程を示し、 第６〜１１図は、第１〜５図に示した工程と二三の相異
点があるが、本発明方法によりＭＯＳ　　）ランジスタ
を製造する相次ぐ工程を示し、また、第１２（ａおよび
ｂ）図〜第１５（ａおよびｂ）図はＩｎＯ２）ランジス
タを製造する最終工程を示す。

Claims (1)

  1. 【特許請求の範囲】 １、酸化マスクをシリコンスライスの表面上に局部的に
    設けその後順次に、酸化マスクの側方に隣接するスライ
    ス表面層にドーピング剤の原子を付与し、該スライスを
    第一次酸化熱処理に付して酸化マスクで被覆されていな
    いスライス部分の酸化によりフィールド酸化物の層を形
    成するとともに、ドーピング剤原子の拡散によりフィー
    ルド酸化物の下部に位置するチャネルストッパ領域を形
    成し、次いで酸化マスクをエッチング除去し、スライス
    を第二次酸化熱処理に付してフィールド酸化物の間に位
    置するゲート酸化物の層を形成することにより半導体デ
    バイスを製造するに当り、酸化マスクをエッチング除去
    後、スライスを更にエッチング処理に付して、形成した
    フィールド酸化物層の一部分をもエッチング除去し、該
    層を更に薄く且つ幅方向に縮小すること、および第一次
    酸化熱処理を、チャネルストッパ領域が形成される温度
    で行ない、該チャネルストッパ領域を、エッチング処理
    で減少したフィールド酸化物層と実質的に同等な距離に
    亘って横方向に拡げることを特徴とする半導体デバイス
    の製造法。 ２、第一次酸化熱処理の間に形成されたフィールド酸化
    物層を、厚さがその元の厚さの５０〜７０％であるフィ
    ールド酸化物層を残す程度にまでエッチング除去する特
    許請求の範囲第１項記載の半導体デバイスの製造法。 ３、スライスを第一次酸化熱処理と第二次酸化熱処理と
    の間で付加的な酸化熱処理に付し、その場合に形成され
    た酸化珪素を再度エッチング除去する後続のエッチング
    処理に付す特許請求の範囲第１項または第２項記載の半
    導体デバイスの製造法。 ４、酸化マスクが窒化珪素上部層により被覆されたシリ
    コンオキシナイトライドの底部層から形成される特許請
    求の範囲第１項、第２項または第３項記載の半導体デバ
    イスの製造法。 ５、第一次酸化熱処理を８２５〜８７５℃の温度で行な
    う特許請求の範囲第４項記載の半導体デバイスの製造法
    。 ６、第一次酸化熱処理を酸素、窒素および水素含有の乾
    燥気体混合物中で行なう特許請求の範囲第５項記載の半
    導体デバイスの製造法。 ７、シリコンオキシナイトライドの層をシラン、笑気お
    よびアンモニアから低圧化学蒸着法によって蒸着させる
    特許請求の範囲第４項記載の半導体デバイスの製造法。 ８、低圧化学蒸着法を、シリコンオキシナイトライドの
    屈折率が１．６〜１．８となるように行なう特許請求の
    範囲第７項記載の半導体デバイスの製造法。
JP61135111A 1985-06-14 1986-06-12 半導体デバイスの製造法 Expired - Lifetime JPH07118504B2 (ja)

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NL8501720A NL8501720A (nl) 1985-06-14 1985-06-14 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker.
NL8501720 1985-06-14

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63260178A (ja) * 1987-04-17 1988-10-27 Citizen Watch Co Ltd 不揮発性記憶素子の製造方法
JPH04247663A (ja) * 1991-02-04 1992-09-03 Mitsubishi Electric Corp 電界効果素子およびその製造方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8603111A (nl) * 1986-12-08 1988-07-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak aan zijn oppervlak wordt voorzien van veldoxidegebieden.
US4983537A (en) * 1986-12-29 1991-01-08 General Electric Company Method of making a buried oxide field isolation structure
JP2545527B2 (ja) * 1987-01-23 1996-10-23 沖電気工業株式会社 半導体装置
NL8700541A (nl) * 1987-03-06 1988-10-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een plak silicium plaatselijk wordt voorzien van veldoxidegebieden.
US4942449A (en) * 1988-03-28 1990-07-17 General Electric Company Fabrication method and structure for field isolation in field effect transistors on integrated circuit chips
NL8800903A (nl) * 1988-04-08 1989-11-01 Koninkl Philips Electronics Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumsubstraat met geheel of gedeeltelijk verzonken veldoxide-gebieden.
GB2238658B (en) * 1989-11-23 1993-02-17 Stc Plc Improvements in integrated circuits
US5049520A (en) * 1990-06-06 1991-09-17 Micron Technology, Inc. Method of partially eliminating the bird's beak effect without adding any process steps
US5132241A (en) * 1991-04-15 1992-07-21 Industrial Technology Research Institute Method of manufacturing minimum counterdoping in twin well process
US5134089A (en) * 1991-09-30 1992-07-28 Motorola, Inc. MOS transistor isolation method
US5348910A (en) * 1991-12-24 1994-09-20 Seiko Epson Corporation Method of manufacturing a semiconductor device and the product thereby
US5254495A (en) * 1993-05-07 1993-10-19 United Microelectronics Corporation Salicide recessed local oxidation of silicon
JP2626513B2 (ja) * 1993-10-07 1997-07-02 日本電気株式会社 半導体装置の製造方法
US5672539A (en) * 1994-01-14 1997-09-30 Micron Technology, Inc. Method for forming an improved field isolation structure using ozone enhanced oxidation and tapering
US5374585A (en) * 1994-05-09 1994-12-20 Motorola, Inc. Process for forming field isolation
GB2291261B (en) * 1994-07-06 1999-03-24 Hyundai Electronics Ind Method of forming a field oxide film in a semiconductor device
FR2734403B1 (fr) 1995-05-19 1997-08-01 Sgs Thomson Microelectronics Isolement plan dans des circuits integres
KR100197656B1 (ko) * 1995-12-29 1999-07-01 김영환 반도체 에스.오.아이.소자의 제조방법
US5861339A (en) * 1995-10-27 1999-01-19 Integrated Device Technology, Inc. Recessed isolation with double oxidation
US5672538A (en) * 1995-12-04 1997-09-30 Taiwan Semiconductor Manufacturing Company, Ltd Modified locus isolation process in which surface topology of the locos oxide is smoothed
US5882993A (en) 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
US5714414A (en) * 1996-08-19 1998-02-03 Micron Technology, Inc. Semiconductor processing method of forming field isolation oxide relative to a semiconductor substrate
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
US5962914A (en) * 1998-01-14 1999-10-05 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
US6531364B1 (en) 1998-08-05 2003-03-11 Advanced Micro Devices, Inc. Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5821842A (ja) * 1981-07-30 1983-02-08 インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン 分離領域の形成方法
JPS5984436A (ja) * 1982-11-04 1984-05-16 Sanyo Electric Co Ltd 半導体装置の製造方法
JPS59171138A (ja) * 1983-03-17 1984-09-27 Nec Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5286083A (en) * 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
JPS5529116A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Manufacture of complementary misic
US4574465A (en) * 1982-04-13 1986-03-11 Texas Instruments Incorporated Differing field oxide thicknesses in dynamic memory device
US4407696A (en) * 1982-12-27 1983-10-04 Mostek Corporation Fabrication of isolation oxidation for MOS circuit
JPS60106142A (ja) * 1983-11-15 1985-06-11 Nec Corp 半導体素子の製造方法
JPS60128635A (ja) * 1983-12-15 1985-07-09 Toshiba Corp 素子分離領域の形成方法
US4569117A (en) * 1984-05-09 1986-02-11 Texas Instruments Incorporated Method of making integrated circuit with reduced narrow-width effect
NL8401711A (nl) * 1984-05-29 1985-12-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin plaatselijk een verzonken oxidelaag is aangebracht.
US4577394A (en) * 1984-10-01 1986-03-25 National Semiconductor Corporation Reduction of field oxide encroachment in MOS fabrication
US4551910A (en) * 1984-11-27 1985-11-12 Intel Corporation MOS Isolation processing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5821842A (ja) * 1981-07-30 1983-02-08 インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン 分離領域の形成方法
JPS5984436A (ja) * 1982-11-04 1984-05-16 Sanyo Electric Co Ltd 半導体装置の製造方法
JPS59171138A (ja) * 1983-03-17 1984-09-27 Nec Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63260178A (ja) * 1987-04-17 1988-10-27 Citizen Watch Co Ltd 不揮発性記憶素子の製造方法
JPH04247663A (ja) * 1991-02-04 1992-09-03 Mitsubishi Electric Corp 電界効果素子およびその製造方法

Also Published As

Publication number Publication date
IE861550L (en) 1986-12-14
IE57557B1 (en) 1992-12-16
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EP0208356B1 (en) 1990-01-17
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