JPH04247663A - 電界効果素子およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電界効果素子および
その製造方法に関し、特に、集積化されたＤＲＡＭ（Ｄ
ｙｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍ
ｅｍｏｒｙ）に適用される電界効果素子およびその製造
方法に関する。

【０００２】

【従来の技術】従来、半導体記憶装置のうち、記憶情報
のランダムな入出力が可能なものとしてＤＲＡＭが知ら
れている。一般に、ＤＲＡＭは多数の記憶情報を蓄積す
る記憶領域であるメモリセルアレイ部と、外部との入出
力に必要な周辺回路部とから構成されている。図８は従
来のＤＲＡＭのメモリセルアレイ部の平面レイアウト図
である。図８を参照して、まずＤＲＡＭのメモリセルア
レイ部の平面レイアウトについて説明する。メモリセル
アレイ部では、所定の間隔を隔てて複数のゲート電極（
ワード線）１０４ａ，１０４ｂ，１０４ｃ，１０４ｄが
配列されている。ゲート電極１０４ａ，１０４ｂ，１０
４ｃ，１０４ｄと交差する方向にビット線１１２が配置
されている。ビット線１１２に沿ってゲート電極１０４
ａおよび１０４ｂをカバーするように素子形成領域１１
６が形成されている。素子形成領域１１６の両端部に形
成された不純物領域（図示せず）には、キャパシタを構
成する下部電極１０８ａおよび１０８ｂがそれぞれ接続
されている。

【０００３】図９は図８に示したメモリセルアレイ部の
Ｘ−Ｘにおける断面図（ａ）およびＹ−Ｙにおける断面
図（ｂ）である。まず、図９（ａ）を参照して、図８に
示したメモリセルアレイ部のＸ−Ｘ断面について説明す
る。メモリセルアレイ部は、シリコン基板１０１と、シ
リコン基板１０１上に所定の間隔を隔てて形成された素
子分離のための素子分離酸化膜１０２と、素子分離酸化
膜１０２によって囲まれた領域に所定の間隔を隔てて形
成された不純物領域１０６ａ，１０６ｂ，１０６ｃとを
備えている。不純物領域１０６ａと１０６ｃとの間には
ゲート酸化膜１０３を介してゲート電極１０４ａが形成
され、不純物領域１０６ａと１０６ｂとの間にはゲート
酸化膜１０３を介してゲート電極１０４ｂが形成されて
いる。また素子分離酸化膜１０２上にも直接ゲート電極
１０４ｃおよび１０４ｄが形成されている。素子分離酸
化膜１０２下には、チャネルカット１０５が形成されて
いる。不純物領域１０６ｂ，１０６ｃには、キャパシタ
の下部電極となる１０８ａ，１０８ｂがそれぞれ接続さ
れている。キャパシタの下部電極１０８ａ，１０８ｂ上
には誘電膜１０９および上部電極１１０がそれぞれ形成
されている。上部電極１１０上にはその中央部に開口部
１１３を有する層間絶縁膜１１１が形成されている。層
間絶縁膜１１１の開口部１１３には、ビット線１１２が
形成されており、この位置で不純物領域１０６ａとの電
気的なコンタクトがとられる。なお、キャパシタの下部
電極１０８ａはゲート電極１０４ａ，１０４ｃ上に絶縁
膜１０７を介して延びるように形成されており、同様に
下部電極１０８ｂもゲート電極１０４ｂ，１０４ｄ上に
絶縁膜１０７を介して延びるように形成されている。下
部電極１０８ａ，誘電膜１０９および上部電極１１０に
よってキャパシタ１１４ａが構成され、下部電極１０８
ｂ，誘電膜１０９および上部電極１１０によってキャパ
シタ１１４ｂが構成されている。また、不純物領域１０
６ａ，１０６ｃとゲート電極１０４ａとによってアクセ
ストランジスタ１１５ａが構成されている。不純物領域
１０６ａ，１０６ｂとゲート電極１０４ｂとによりアク
セストランジスタ１１５ｂが構成される。このように従
来のメモリセルアレイ部のアクセストランジスタ１１５
ａ，１１５ｂはＭＯＳトランジスタによって構成される
。そして、ＤＲＡＭの集積化に伴ってアクセストランジ
スタ１１５ａ，１１５ｂ（ＭＯＳトランジスタ）の微細
化が要求される。

【０００４】次に、図９（ｂ）を参照して図８に示した
メモリセルアレイ部のＹ−Ｙ断面について説明する。こ
の断面では、シリコン基板１０１上に所定の間隔を隔て
て素子分離酸化膜１０２が形成されている。素子分離酸
化膜１０２下にはチャネルカット１０５が形成されてい
る。素子分離酸化膜１０２およびシリコン基板１０１上
にはゲート酸化膜１０３を介してゲート電極１０４ｂが
形成されている。ゲート電極１０４ｂ上には絶縁膜１０
７が形成されている。絶縁膜１０７上にはキャパシタの
下部電極１０８ｂが形成され、下部電極１０８ｂ上には
誘電膜１０９を介して上部電極１１０が形成されている
。上部電極１１０上には層間絶縁膜１１１が形成され、
層間絶縁膜１１１上にはビット線１１２が形成されてい
る。ここで、図９（ａ）および（ｂ）を参照して、ＤＲ
ＡＭの集積化に伴なってメモリセルサイズが縮小化され
てくると、上記のようにアクセストランジスタ１１５ａ
，１１５ｂも縮小化される。この結果、図９（ａ）に示
すようにＭＯＳトランジスタ（アクセストランジスタ１
１５ａ）のチャネル長Ｌが短くなる。また、図９（ｂ）
に示すようにチャネル幅Ｗも狭くなる。

【０００５】図１０は従来の集積化されたメモリセルア
レイ部に用いられるＭＯＳトランジスタの概略的な平面
レイアウト図（ａ）およびチャネル幅方向の断面図（ｂ
）である。まず、図１０（ａ）を参照して、半導体基板
（図示せず）上には所定の間隔を隔ててソース／ドレイ
ン領域を構成する不純物領域１０６ａ，１０６ｂが形成
されている。不純物領域１０６ａ，１０６ｂ（ソース／
ドレイン領域）と交差する方向にゲート電極１０４ｂが
配置されている。ソース／ドレイン領域（不純物領域１
０６ａ，１０６ｂ）と、不純物領域１０６ａ，１０６ｂ
間のゲート電極１０４ｂ以外の部分に素子分離酸化膜１
０２が形成されている。次に、図１０（ｂ）を参照して
、素子分離酸化膜１０２間の間隔がチャネル幅Ｗ１　と
なる。ここで、チャネル幅の設計値Ｗ０　は、４ＭＤＲ
ＡＭでは１．０μｍであったが、１６ＭＤＲＡＭでは０
．８μｍの幅が要求される。このように、ＤＲＡＭの集
積化に伴なってＭＯＳトランジスタのチャネル幅は狭く
なってきている。ところで、実際のＭＯＳトランジスタ
では、図１０に示すように、たとえば設計上のチャネル
幅をＷ０　とすると、実効上のチャネル幅はＷ１　にな
る。これは次のような理由によるものである。すなわち
、素子分離酸化膜１０２を形成する際に生ずるバーズビ
ーク１０２ａによってチャネル幅が設計値より狭くなる
。これとともに、チャネルカット１０５からのチャネル
領域への滲み出しによってもチャネル幅が狭められる。 このように設計上のチャネル長Ｗ０　が実際には実効上
のチャネル幅Ｗ１　になることは従来から知られている
。

【０００６】

【発明が解決しようとする課題】ここで、チャネル幅が
比較的大きい場合には設計上のチャネル幅Ｗ０　と実効
上のチャネル幅Ｗ１　との差はあまり問題とならないが
、前述のようにＤＲＡＭの集積化に伴なってチャネル幅
自体が小さくなった場合には種々の問題点が生じる。こ
れがいわゆる狭チャネル効果と呼ばれるものであり以下
に詳細に説明する。図１１は従来のＭＯＳトランジスタ
の概略構成を示した斜視図である。また、図１２は、従
来のチャネル長（Ｌ）方向の空乏層の状態を示した断面
図（ａ）および斜視図（ｂ）である。図１３は、従来の
チャネル幅（Ｗ）方向の空乏層の状態を示した断面図（
ａ）および斜視図（ｂ）である。まず、図１１を参照し
て、ＭＯＳトランジスタのしきい値電圧Ｖｔｈについて
説明する。しきい値電圧Ｖｔｈは次の式（１）のように
表される。

【０００７】

【０００８】ここで、φ０　は、ゲート電圧を上げてい
くときにソース側から電子が流れ込むときの基板表面電
位であり、ｑは電気素量、ＮＡ　は空間電荷密度であり
、εＯＸ／ｔｏｘは、単位体積当たりのゲート酸化膜容
量である。また、Ｌはゲート長，Ｗはゲート幅，Ｖはゲ
ート電極により形成された空乏層の体積である。

【０００９】ここで、しきい値電圧Ｖｔｈとは、ゲート
電圧を上昇させていったときに、ソース側から電子が流
れ込む状態の起き始めるときのゲート電圧を意味する。

【００１０】次に図１２を参照して、このモデルはチャ
ージシェアリングモデルと呼ばれるものである。この原
理は、ソース，ゲート，ドレインで囲まれた半導体の空
乏層領域内の電荷がそれぞれソース，ゲート，ドレイン
に帰属したものとして分割されるという仮定に基づいて
いる。これらは、たとえば、「サブミクロンデバイスＩ
」　　小柳光正著（丸善）に詳細に開示されている。こ
こで、Ｌ方向では、空乏層はソース／ゲート／ドレイン
の下方に連続して存在する。このうち、ゲート電界によ
って形成される空乏層の領域は、斜線で示される部分で
ある。すなわち、ソース／ドレインの両端部でソース／
ドレイン電界により形成される部分ΔＶＬ　が、長方形
近似領域から差し引かれる。この結果空乏層は逆台形型
となる。この差引分ΔＶＬ　は、次の式（２）で表され
る。 ΔＶＬ　＝−ΔＬ・Ｗ・ｘｄ　　…（２）

【００１１】
ここで、図１２（ｂ）に示すように、Ｗはチャネル幅で
あり、Ｌはチャネル長である。また、ΔＬはチャネル長
（Ｌ）方向の縮み量である。ｘｄは斜線部分の空乏層の
高さを示している。

【００１２】次に、図１３を参照して、チャネル幅（Ｗ
）方向では、空乏層は素子分離酸化膜１０２の薄くなっ
た部分（バーズビーク）で横方向に延びた形状となる。 したがって空乏層全体としては、長方形近似領域にこの
横方向に延びた部分が加えられる。この増加部分の体積
ΔＶＷ　は、次の式（３）で示される。 ΔＶＷ　＝Ｌ・ΔＷ・ｘｄ　　…（３）

【００１３】こ
こで、図１３（ｂ）に示すように、Ｌはチャネル長であ
り、ΔＷはチャネル幅Ｗ方向の延びである。

【００１４】このようなゲート長Ｌ方向の空乏層の形状
とゲート幅Ｗ方向の空乏層の形状を考慮してしきい値電
圧Ｖｔｈの近似式を考えると次の式（４）のようになる
。

【００１５】

【００１６】ここで、ΔＬ，ΔＷはデバイスによって一
定な値である。したがって、チャネル長（Ｌ）が長く、
かつチャネル幅（Ｗ）が広い場合には、（　　）の中の
値はほぼ１となる。これに対してチャネル値Ｌが短くな
るかまたはチャネル幅Ｗが狭くなったときには、（　　
）の中は１からずれてくる。すなわち、チャネル値Ｌが
短くなった場合には、（　　）の中は１から小さくなる
方向にずれ、しきい値電圧Ｖｔｈは低下する。この効果
を短チャネル効果と呼んでいる。これに対してチャネル
幅Ｗが狭くなったときには、（　　）中が１より大きく
なる方向にずれ、しきい値電圧Ｖｔｈが上昇する。この
効果を狭チャネル効果と呼んでいる。ここで、従来短チ
ャネル効果に対しては基板濃度を上げるなど種々の対策
が提案されているが、狭チャネル効果に対しては有効な
対策はあまり提案されていない。すなわち、図１０にお
いても説明したように、ＤＲＡＭの集積化に伴なってＭ
ＯＳトランジスタ（アクセストランジスタ）のチャネル
幅が狭くなる。この際、素子分離酸化膜のバーズビーク
やチャネルカットからのチャネル領域への滲み出しより
さらにチャネル幅が実効上狭くなる。したがってＭＯＳ
トランジスタのしきい値電圧Ｖｔｈが上昇してしまうと
いう問題点が生じる。これとともに、チャネル幅が狭く
なるとチャネル領域の電流が流れる面積が減少しその結
果電流が減少する。したがってチャネル幅が狭くなると
ＭＯＳトランジスタの電流駆動能力が低下してしまうと
いう不都合が生じていた。この電流駆動能力の低下は、
具体的にはメモリセルのアクセスタイム（読み出し時間
）の低下に繋がっていた。

【００１７】この発明は上記のような課題を解決するた
めになされたもので、請求項１〜４に記載の発明の目的
は半導体装置の集積化に伴なって素子が微細化された場
合にしきい値電圧の上昇を防止しかつ電流駆動能力の低
下を有効に防止することである。

【００１８】

【課題を解決するための手段】請求項１における発明は
、半導体基板と、一対の不純物領域と、チャネル領域と
、ゲート電極とを備える。一対の不純物領域は、半導体
基板上の素子分離領域間に所定の間隔を隔てて形成され
ている。チャネル領域は、半導体基板上の一対の不純物
領域間に形成されている。ゲート電極はチャネル領域上
に絶縁膜を介して形成されている。そしてチャネル領域
は、ゲート電極のゲート幅方向に曲面状に形成されてい
る。

【００１９】請求項２における発明は、熱酸化法を用い
て半導体基板の主表面上に所定の間隔を隔てて酸化膜を
選択的に形成する工程と、酸化膜を除去して半導体基板
の主表面に凹部と凸部とを形成する工程と、半導体基板
の主表面の凹部の一部に熱酸化法を用いて素子分離用の
酸化膜を形成する工程と、素子分離用の酸化膜に囲まれ
た半導体基板の凸部表面にゲート絶縁層を形成する工程
と、ゲート絶縁層の上にゲート電極を形成する工程とを
備えている。

【００２０】請求項３における発明は、熱酸化法を用い
て半導体基板の主表面上に所定の間隔を隔てて酸化膜を
選択的に形成する工程と、酸化膜を除去して半導体基板
の主表面に凹部と凸部とを形成する工程と、半導体基板
の凸部に熱酸化法を用いて素子分離用の酸化膜を形成す
る工程と、素子分離領域に囲まれ半導体基板の凹部表面
にゲート絶縁層を形成する工程と、ゲート絶縁層の上に
ゲート電極を形成する工程とを備えている。

【００２１】請求項４における発明は、熱酸化法を用い
て半導体基板の主表面上に選択的に凹部を形成するとと
もに凹部表面に酸化膜を選択的に形成する工程と、酸化
膜をエッチングして半導体基板の凹部の一部および凸部
表面を露出させる工程と、酸化膜に囲まれた半導体基板
の凹部表面にゲート絶縁層を形成する工程と、ゲート絶
縁層の上にゲート電極を形成する工程とを備えている。

【００２２】

【作用】請求項１〜４に記載の発明では、チャネル領域
がゲート幅方向に曲面状に形成されるので、チャネル領
域のゲート幅方向の断面積が増加しチャネル領域を流れ
る電流が増加される。また、チャネル幅方向においてチ
ャネル領域下の空乏層に対するバーズビーク下の空乏層
の割合が低減される。

【００２３】

【発明の実施例】以下、本発明の実施例を図面に基づい
て説明する。

【００２４】図１は本発明の一実施例によるＭＯＳトラ
ンジスタの平面レイアウト図である。図２は図１に示し
たＭＯＳトランジスタのＸ−Ｘにおける断面図（ａ）お
よびＹ−Ｙにおける断面図（ｂ）である。まず、図１を
参照して、本実施例のＭＯＳトランジスタでは、平面レ
イアウトとしては図１０に示した従来のＭＯＳトランジ
スタの平面レイアウトと同様である。すなわち、シリコ
ン基板（図示せず）上に所定の間隔を隔ててソース／ド
レイン領域となる不純物領域６ａ，６ｂが形成されてい
る。不純物領域６ａ，６ｂに交差する方向にゲート電極
（ワード線）４が配置されている。不純物領域６ａ，６
ｂと不純物領域６ａ，６ｂ間に挟まれるゲート電極４以
外の領域には素子分離領域２が形成されている。

【００２５】次に図２（ａ）を参照して図１に示したＭ
ＯＳトランジスタのＸ−Ｘ断面について説明する。この
Ｘ−Ｘ断面はチャネル幅Ｗ方向の断面である。この実施
例のＭＯＳトランジスタは、シリコン基板１と、シリコ
ン基板１上に所定の間隔を隔てて形成された素子分離酸
化膜２と、素子分離酸化膜２の下方に形成されたチャネ
ルカット５と、素子分離酸化膜２およびシリコン基板１
表面に形成されたゲート酸化膜３と、ゲート酸化膜３上
に形成されたワード線（ゲート電極）４とを備えている
。ここで、本実施例では、素子分離領域２間に位置する
シリコン基板１の表面形状が逆Ｕ字型に形成されている
。なお、チャネルカット５の不純物濃度としては、１０
１７ｃｍ−３程度であり、シリコン基板１（Ｐウェル）
の不純物濃度は１０１６ｃｍ−３程度である。このよう
に本実施例では素子分離酸化膜２間に位置するシリコン
基板１の表面形状を逆Ｕ字型にすることによって、従来
と同一平面寸法でチャネル幅Ｗが増加される。この結果
、前述のしきい値電圧Ｖｔｈを表す式（４）の中でΔＷ
／Ｗの値が従来に比べて小さくなりしきい値電圧Ｖｔｈ
の上昇を有効に防止することができる。また、チャネル
幅Ｗが広くなるので従来の同一平面寸法のチャネル領域
に比べて流れる電流量が増加する。この結果、ＭＯＳト
ランジスタの電流駆動能力の低下を有効に防止すること
も可能となる。

【００２６】次に図２（ｂ）を参照して、Ｙ−Ｙ断面で
は、従来のＭＯＳトランジスタと同様な形状を有してい
る。

【００２７】図３はチャネル幅Ｗとしきい値電圧Ｖｔｈ
との関係を示したグラフである。図３を参照して、ここ
でたとえば図１０（ｂ）に示した従来のチャネル幅方向
の形状と図２（ａ）に示した本実施例のチャネル幅方向
の形状とが同一平面寸法で形成されているとする。この
ような条件下で、図３に示すように、チャネル幅Ｗが狭
くなっていく場合には、図２（ａ）に示した実施例では
しきい値電圧Ｖｔｈの上昇が低減されることがわかる。

【００２８】図４は本発明の他の実施例によるＭＯＳト
ランジスタのチャネル幅方向の断面図である。図４を参
照して、この他の実施例では、素子分離領域１２間に位
置するシリコン基板１１の表面形状がＵ字型に形成され
ている。このようにＵ字型に形成することによっても、
図２（ａ）に示した逆Ｕ字型の形状と同様の効果を得る
ことができる。

【００２９】図５は本発明のＭＯＳトランジスタの製造
プロセスの一実施例を説明するための断面図（（ａ）〜
（ｆ））である。図５を参照して製造プロセスの一実施
例について説明する。まず、図５（ａ）に示すように、
シリコン基板１上にＳｉＯ２　からなる酸化膜２１を形
成する。酸化膜２１上に所定の間隔を隔ててシリコン窒
化膜（Ｓｉ３　Ｎ４　）を形成する。次に、図５（ｂ）
に示すように、熱酸化法を用いてＬＯＣＯＳ酸化膜（素
子分離酸化膜）２を形成する。次に、図５（ｃ）に示す
ように、シリコン窒化膜２２を除去する。図５（ｄ）に
示すように、ＬＯＣＯＳ酸化膜２をエッチングしてシリ
コン基板１の凸部を露出させる。この素子分離酸化膜２
間のシリコン基板１の表面がチャネル領域となる。次に
、図５（ｅ）に示すように、シリコン基板１および素子
分離酸化膜２上にゲート酸化膜３を形成する。次に、図
５（ｆ）に示すように、ゲート酸化膜３上にゲート電極
４を形成する。

【００３０】図６は本発明のＭＯＳトランジスタの製造
プロセスの第２の実施例を説明するための断面図（（ａ
）〜（ｇ））である。図６を参照して、次に製造プロセ
スの第２の実施例を説明する。まず、図６（ａ）および
（ｂ）に示す工程は図５に示した一実施例と同様である
。この後、図６（ｃ）に示すように、シリコン基板１の
表面上に形成されたＬＯＣＯＳ酸化膜３３（（ｂ）参照
）を除去する。これによってシリコン基板１はその表面
形状が凹凸形状となる。次に、図６（ｄ）に示すように
、シリコン基板１上にＳｉＯ２　からなる酸化膜３４を
形成する。酸化膜３４の凸状部上にシリコン窒化膜３５
を形成する。次に図６（ｅ）に示すように、熱酸化法を
用いて素子分離酸化膜２を形成しシリコン窒化膜３５を
除去する。次に図６（ｆ）に示すように、シリコン基板
１および素子分離酸化膜２上にゲート酸化膜３を形成す
る。次に、図６（ｇ）に示すように、ゲート酸化膜３上
にゲート電極４を形成する。

【００３１】図７は本発明のＭＯＳトランジスタの製造
プロセスの第３の実施例を説明するための断面図（（ａ
）〜（ｇ））である。図７を参照して、図７（ａ）〜（
ｃ）に示す工程は図６に示した第２の実施例と同様であ
る。この後図７（ｄ）に示すように、シリコン基板１１
上にＳｉＯ２　からなる酸化膜４４を形成する。シリコ
ン基板１１の凸状部に相当する部分以外の部分の酸化膜
４４上にシリコン窒化膜４５を形成する。次に、図７（
ｅ）に示すように、酸化法を用いてＬＯＣＯＳ酸化膜１
２を形成する。そして、シリコン窒化膜４５を除去する
。次に、図７（ｆ）に示すように、シリコン基板１１お
よび素子分離酸化膜１２上にゲート酸化膜１３を形成す
る。次に図７（ｇ）に示すように、ゲート酸化膜１３上
にゲート電極１４を形成する。図５〜図７に示すような
プロセスを経た後所定のプロセスを経てＤＲＡＭが完成
される。

【００３２】なお、本実施例では、ＤＲＡＭのメモリセ
ルアレイ部に設けられるアクセストランジスタ（ＭＯＳ
トランジスタ）についての適用例を示したが、本発明は
これに限らず、集積化が要求されるＭＯＳトランジスタ
であればどのような素子に用いられるものであってもよ
い。

【００３３】

【発明の効果】請求項１に記載の発明によれば、チャネ
ル領域をゲート幅方向に曲面状に形成することにより、
チャネル領域のゲート幅方向の断面積が増加しチャネル
領域を流れる電流が増加される。また、チャネル方向に
おいてチャネル下の空乏層に対するバーズビーク下の空
乏層の割合が低減される。この結果、半導体装置の集積
化に伴なって素子が微細化された場合にもしきい値電圧
の上昇を防止し、かつ、電流駆動能力の低下を有効に防
止することができる。

【００３４】請求項２に記載の発明によれば、半導体基
板の主表面の凹部の一部に熱酸化法を用いて素子分離用
の酸化膜を形成することにより、素子分離用の酸化膜間
に形成されるチャネル領域がゲート幅方向に凸状に形成
され、チャネル領域のゲート幅方向の断面積が増加する
。この結果チャネル領域を流れる電流が増加される。 また、チャネル幅方向においてチャネル下の空乏層に対
するバーズビーク下の空乏層の割合が低減される。この
結果、チャネル幅が狭くなった場合にもしきい値電圧の
上昇を防止し、かつ電流駆動能力の低下を有効に防止す
ることができる。

【００３５】請求項３に記載の発明によれば、半導体基
板の凸部に熱酸化法を用いて素子分離用の酸化膜を形成
することにより、素子分離用の酸化膜間に形成されるチ
ャネル領域の形状が凹状に形成され、チャネル領域のゲ
ート幅方向の断面積が増加する。この結果チャネル領域
を流れる電流が増加される。また、チャネル幅方向にお
いてチャネル領域下の空乏層に対するバーズビーク下の
空乏層の割合が低減される。この結果、チャネル幅が狭
くなった場合にもしきい値電圧の上昇を防止し、かつ電
流駆動能力の低下を有効に防止することができる。

【００３６】請求項４に記載の発明によれば、熱酸化法
を用いて半導体基板の主表面に選択的に凹部を形成する
とともにその凹部表面に酸化膜を選択的に形成する。そ
して、その酸化膜をエッチングして半導体基板の凹部の
一部および凸部表面を露出させることにより、その凸部
表面にチャネル領域が形成され、チャネル領域のゲート
幅方向の断面積が増加される。この結果チャネル領域を
流れる電流が増加される。また、チャネル幅方向におい
てチャネル領域下の空乏層に対するバーズビーク下の空
乏層の割合が低減される。この結果、チャネル幅が狭く
なった場合にも、しきい値電圧の上昇を防止し、かつ、
電流駆動能力の低下を有効に防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＭＯＳトランジスタの
平面レイアウト図である。

【図２】図１に示したＭＯＳトランジスタのＸ−Ｘにお
ける断面図（ａ）およびＹ−Ｙにおける断面図（ｂ）で
ある。

【図３】チャネル幅Ｗとしきい値電圧Ｖｔｈとの関係を
示したグラフである。

【図４】本発明の他の実施例によるＭＯＳトランジスタ
のチャネル幅方向の断面図である。

【図５】本発明のＭＯＳトランジスタの製造プロセスの
一実施例を説明するための断面図（（ａ）〜（ｆ））で
ある。

【図６】本発明のＭＯＳトランジスタの製造プロセスの
第２の実施例を説明するための断面図（（ａ）〜（ｇ）
）である。

【図７】本発明のＭＯＳトランジスタの製造プロセスの
第３の実施例を説明するための断面図（（ａ）〜（ｇ）
）である。

【図８】従来のＤＲＡＭのメモリセルアレイ部の平面レ
イアウト図である。

【図９】図８に示したメモリセルアレイ部のＸ−Ｘにお
ける断面図（ａ）およびＹ−Ｙにおける断面図（ｂ）で
ある。

【図１０】従来の集積化されたメモリセルアレイ部に用
いられるＭＯＳトランジスタの概略的な平面レイアウト
図（ａ）およびチャネル方向の断面図（ｂ）である。

【図１１】従来のＭＯＳトランジスタの概略構成を示し
た斜視図である。

【図１２】従来のチャネル長（Ｌ）方向の空乏層の状態
を示した断面図（ａ）および斜視図（ｂ）である。

【図１３】従来のチャネル幅（Ｗ）方向の空乏層の状態
を示した断面図（ａ）および斜視図（ｂ）である。

【符号の説明】

１　　シリコン基板 ２　　素子分離酸化膜 ３　　ゲート酸化膜 ４　　ワード線（ゲート電極） ５　　チャネルカット ６ａ，６ｂ　　不純物領域

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　半導体基板と、前記半導体基板上の素
   子分離領域間に所定の間隔を隔てて形成された一対の不
   純物領域と、前記半導体基板上の前記一対の不純物領域
   間に形成されたチャネル領域と、前記チャネル領域上に
   絶縁膜を介して形成されたゲート電極とを備え、前記チ
   ャネル領域は、前記ゲート電極のゲート幅方向に曲面状
   に形成されていることを特徴とする、電界効果素子。
2. 【請求項２】　　熱酸化法を用いて半導体基板の主表面
   上に所定の間隔を隔てて酸化膜を選択的に形成する工程
   と、前記酸化膜を除去して前記半導体基板の主表面に凹
   部と凸部とを形成する工程と、前記半導体基板の主表面
   の凹部の一部に、熱酸化法を用いて素子分離用の酸化膜
   を形成する工程と、前記素子分離用の酸化膜に囲まれた
   前記半導体基板の凸部表面にゲート絶縁層を形成する工
   程と、前記ゲート絶縁層の上にゲート電極を形成する工
   程とを備えた電界効果素子の製造方法。
3. 【請求項３】　　熱酸化法を用いて半導体基板の主表面
   上に所定の間隔を隔てて酸化膜を選択的に形成する工程
   と、前記酸化膜を除去して前記半導体基板の主表面に凹
   部と凸部とを形成する工程と、前記半導体基板の凸部に
   熱酸化法を用いて素子分離用の酸化膜を形成する工程と
   、前記素子分離用の酸化膜に囲まれた前記半導体基板の
   凹部表面にゲート絶縁層を形成する工程と、前記ゲート
   絶縁層の上にゲート電極を形成する工程とを備えた電界
   効果素子の製造方法。
4. 【請求項４】　　熱酸化法を用いて半導体基板の主表面
   上に選択的に凹部を形成するとともに前記凹部表面に酸
   化膜を選択的に形成する工程と、前記酸化膜をエッチン
   グして前記半導体基板の凹部の一部および凸部表面を露
   出させる工程と、前記酸化膜に囲まれた前記半導体基板
   の凹部表面にゲート絶縁層を形成する工程と、前記ゲー
   ト絶縁層の上にゲート電極を形成する工程とを備えた、
   電界効果素子の製造方法。