KR900008649B1 - 반도체 메모리장치 및 그의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리장치 및 그의 제조방법

제1도는 종래의 트랜치 캐패시터 셀의 횡단면도.

제2도는 다른 종래의 트랜치 캐패시터 셀의 횡단면도.

제3도는 제1도의 평면도.

제4도는 본 발명에 의한 또 다른 DRAM셀의 횡단면도.

제5도는 제4도의 평면도.

제6도는 본 발명에 의한 또 다른 DRAM셀의 횡단면도.

제7도는 제6도의 평면도.

제8a 내지 8h도는 본 발명에 의한 일예의 단계들을 설명하는 횡단면도.

제9도는 제8b도의 평면도.

제10도는 제8c도의 평면도.

제11도는 제8f도의 평면도.

제12도는 제8h도의 평면도.

제13도는 캐패시터 축적전극판이 본 발명에 의한 것이 아닌 마스크 정렬방법을 사용하여 이송게이트 트랜지스터의 소오스와 드레인에 전기접속된 비교예.

본 발명은 반도체 메모리장치 및 그의 제조방법에 관한 것으로 특히 트랜치(trench)캐패시터를 갖는 다이나믹 랜돔 억세스 메모리(DRAM) 및 DRAM셀의 제조방법에 관한 것이다.

종래에는 DRAM셀을 소형화하기 위해 셀영역을 계속 감소시켰고 또한 축적용량을 증가시키기 위해 트랜치 캐패시터들은 종래의 평면영역내에 제공된 것보다 더 큰 캐패시터 영역을 갖도록 형성되었다.

그러나, 상술한 방법은 트랜치 캐피시터들을 상호 밀접하게 근접시키면 그내에 기억된 데이타가 축적전극들간에 발생하는 펀치드루(punch-through)현상에 의해 상실되고 또한 알파(α)선 조사에 의해 반도체기판내에 발생된 소수 캐리어들의 포획이 커서 소프트 에러가 발생할 수 있는 단점이 있다.

상술한 문제점들을 제거하기 위해, 트랜치 캐패시터 둘레에 기판내의 농도보다 1 내지 2배 정도 더 큰 농도를 갖는 불순물 주입된 영역들을 형성하여 주면 결국 공핍층의 폭을 감소시킬 수 있으므로 두 캐패시터들을 함께 근접시킬 수 있게 된다. 그러나, 상기와 같은 경우에는 트랜치 캐패시터의 측면들내로 불순물들을 주입시키기 위한 제조수단으로서 이온주입방법을 유효하게 사용할 수 없으므로 실용화가 용이하지 않다.

상술한 문제점들이 발생되지 않도록 하기 위한 반도체 집적회로장치가 1983. 5. 15.자에 출원된 일본 미심사 특허공보(공개)소 59-191373호(이후 공고-373으로 칭함)에 발표된 바 있다.

공고-373에 기술된 트랜치 캐패시터의 구조에 의하면 트랜치 캐패시터의 내벽에 대한 축적 전극판과 절연박막이 캐패시터 유전박막둘레에 형성된다. 트랜치 캐패시터의 내부벽상에 절연막을 형성해줌으로서 각각의 트랜치 캐패시터로부터 반도체기판으로 연장되는 바람직하지 못한 침하영역들이 발생되어 동작 에러의 원인이 되는 것을 피할 수 있다.

그러나, 상기 종래의 트랜치 캐패시터들은 그의 양단부들에 형성된 소위 새의 부리와 같은 형태를 갖는 필드산화막의 각 측면상에 위치된다. 새의 부리형상을 갖는 필드산화막은 식각시에 우수한 사진석판술을 사용하더라도 적어도 약 2㎛의 폭을 갖게 된다.

그러므로, 트랜치 캐패시터들은 산화박막용으로서 적어도 2㎛의 폭이상의 공간을 두고 형성되어야만 한다. 따라서, 공고-373내에 기술된 구조는 비록 축적 전극판과 절연박막을 트랜치의 내벽에 형성하여 상술한 펀치드루 현상을 방지한다할지라도 소형화하는데에 충분한 효과를 갖고 있지 못하다.

따라서, 본 발명의 목적은 축적전극들간의 펀치드루 현상이 제거되는 반도체 메모리장치를 제공함으로써를 제공하는데 있다.

본 발명의 또 다른 목적은 α-선 조사로 인해 캐리어들의 포획을 또한 피할 수 있는 반도체 메모리장치를 제공하는데 있다.

본 발명의 또 다른 목적은 반도체 메모리장치를 제조하기 위한 방법을 제공하는데 있다. 그러므로 본 발명에 의하면 반도체기판, 반도체기판상에 선택적으로 형성되는 필드산화층, 필드산화층의 적어도 한 연부분이 제거되는 식으로 형성되는 트랜치의 표면상에 형성되는 절연층을 포함하는 캐패시터, 절연층상에 형성되는 도전층, 도전층상에 형성되는 유전층, 그리고 유전층상에 형성되는 전극을 포함하는 반도체 메모리장치가 제공된다.

본 발명에 의하면, 또한 반도체기판의 표면상에 필드산화층을 선택적으로 형성하는 단계와, 필드산화층의 적어도 한 연부분이 제거되도록 트랜치를 형성하는 단계와, 트랜치의 표면상에 절연층을 형성하는 단계와, 트랜치내의 절연층상에 형성되는 도전체층, 도전체층상에 형성되는 유전층 그리고 유전층상에 형성되는 전극을 포함하는 캐패시터를 형성하는 단계를 포함하는 반도체 메모리장치의 제조방법에 제공된다.

본 발명의 양호한 실시예들을 설명하기 전에 종래기술을 좀더 설명하면 다음과 같다.

제1도는 종래의 트랜치 캐패시터셀의 횡단면도이고 제3도는 제1도의 평면도이다.

제1 및 3도에서 p-형 실리콘기판 1의 표면상에 n-형 실리콘의 드레인 및 소오스영역 2 및 3이 형성된다. 또한 워드라인 5a의 일부분 31(제3도)에는 게이트가 형성된다. 따라서, 전송 트랜지스터가 형성된다. 캐패시터는 p-형 실리콘기판 1내에 트랜치 6을 형성하고 그내에 캐패시터 유전박막 9를 형성하고 그리고 제1도에 보인 바와 같이 다결정실리콘의 셀판 11을 형성함으로서 형성된다. 캐패시터는 p-형 실리 콘기판 1내의 반전층 27과 셀판 11간에 위치된 캐패시터 유전박막 9에 실현된다.

그러나, 트랜치들 6간의 거리가 너무 작아지면 트랜치 캐패시터에서 캐패시터 부분으로부터 연장된 공핍층(도시안됨)은 인접셀의 캐패시터 부분으로부터 연장된 다른 공핍층과 접촉상태가 되므로 결국 주입전류는 밀접하게 위치된 캐패시터들사이에서 흐르게 되어 캐패시터들내에서 기억된 정보(전하들)가 손실되게 된다. 이것은 소위 펀치드루현상으로 알려져 있다. 펀치드루 현상은 깊은 트랜치를 갖는 캐패시터를 갖는 캐패시터들내에서 더 빈번하게 발생한다. 이것은 소위 펀치드루현상으로 알려져 있다. 펀치드루 현상안 깊은 트랜치를 갖는 캐피시터들내에서 빈번하게 발생한다.

펀치드루 현상을 방지하기 위한 제2도에 보인 트랜치 캐패시터는 상술한 공고-373에 기술되어 있다.

제2도에 보인 바와 같이, 트랜치 6에는 절연층 7과 축적전극 8이 구비되어 있다. 캐패시터는 절연층 7과 셀판 11간에 위치된 캐패시터 유전박막 9에 의해 실현된다. 절연층 7은 α선 조사로 인한 펀치드루의 발생과 캐리어들의 포획을 방지해 준다.

그러나, 트랜치들 6간의 거리 W는 여전히 약 2㎛이다.

따라서, 비록 펀치드루 문제가 해결된다할지라도 캐패시터의 소형화는 제2도의 구조에 의해 실현시킬 수 없다.

제4도는 본 발명에 의한 DRAM셀의 횡단면도를 나타내며, 제5도는 제4도의 평면도를 나타낸다.

제4도에 보인 바와 같이 본 발명에 의한 DRAM셀의 구조는 트랜치들 6이 서로 근접하게 위치된 것을 제외하고는 제2도의 것과 동일하다.

즉, 본 발명의 특징은 예를 들어 p-형 실리콘 기판 1과 그다음의 필드산화층 10의 일부를 제거함에 의해 트랜치 6을 각각 형성한다는 사실에 있다. 제4 및 5도에 보인 바와 같이 전송 트랜지스터를 형성하기 위해 n-형 실리콘의 드레인 및 소오스영역들 2와 3은 p-형 실리콘기판 1의 표면상에 형성된다. 드레인과 소오스영역들 2와 3은 제2도의 필드산화층 부분 17에 의해 둘러싸인 부분아래에 위치된다.

또한, 드레인과 소오스영역들 2와 3간의 부분상에는 예를 들어 다결정실리콘의 워드라인 5a가 필드산화층 12를 통해 형성된다.

워드라인 5a는 도면에 보인 바와 같이 수직방향으로 방위되고 또한 제5도내의 부분들 16에서 드레인과 소오스영역들 2와 3과 함께 게이트전극으로서 작용하므로, 전송트랜지스터가 동작된다. 워드라인들 5b는 단지 서로간에 근접하게 위치된 전송 트랜지스터들을 연결하도록 형성된다. 장방형을 갖는 트랜치들 6에서는 예를 들어 SiO₂의 절연층 7과 7상의 축적전극 8이 형성된다. 축적전극 8은 접촉부 15에 의해 전송트랜지스터의 소오스영역 3에 연결된다. 축적전극 8의 표면상에는 다결정실리콘산화물의 캐패시터 유전층 9와 다결정실리콘의 셀판11이 형성된다. 또한 셀판 11위에는 예를 들어 알미늄으로된 비트라인 13이 접촉부 14에 의해 전송 트랜지스터의 드레인 2에 연결되는 필드산화층 12를 통하여 형성된다. 밀접하게 위치된 트랜치들내에 형성된 캐패시터들은 셀판들 11에 전기적으로 연결되나 두꺼운 산화층 10에 의해 물리적으로 분리된다.

제4 및 5도에 보인 DRAM셀내에서, 캐패시터는 축적전극 8과 셀판 11간의 캐패시터 유전층 9에 의해 형성되어 절연층 7을 통하여 p-형 실리콘기판 1에 전기적으로 연결된다. 제2도의 설명된 바와 같이 α선 조사로 인한 펀치드루 현상과 캐리어들의 포획은 또한 제4도의 구조에서 방지된다.

또한 트랜치는 두꺼운 필드산화층을 제거함으로서 형성되며, 트랜치들 6간의 거리 W₂가 감소된다. 따라서, 셀영역은 제5도에 보인 바와 같이 3㎛×5.52㎛=16.56η㎡로 소형화될 수 있다.

제6 및 제7도는 본 발명에 의한 또 다른 DRAM셀에 횡단면도와 제6도의 평면도를 나타낸다.

제6 및 7도에 보인 구조는 두꺼운 필드산화층 10상에 축적전극 8의 연장된 부분(거리 S')를 가짐을 만들어 트랜치 6과 정렬시킨 이외에는 제4 및 5도의 것과 아주 유사하다. 그러므로 각 트랜치들 6내의 캐패시터들간의 거리는 2s'+s로 산정되므로 이는 제4 및 제5도의 것보다 더 크다. 즉, 셀영역은 3㎛×6.25㎛=18.75μ㎡2이 된다.

제8a내지 8h는 본 발명에 의한 일예의 단계들을 설명하는 횡단면도들이다.

제8a도에 나타낸 바와 같이, p-형 실리콘기판 1위에는 절연층을 공지된 방법에 의해 전체적으로 형성한다. 절연층은 SiO₂층 42(약 500Å의 두께를 가짐)와 Si₃N₄층 43(약2000Å의 두께를 가짐)의 2중층으로 구성된다. Si₃n₄층 43을 메모리의 주변회로와 메모리셀의 전송트랜지스터의 능동영역과 분리영역을 구별하도록 패턴한다. 그다음, 이온주입층 4를 형성한다.

제8b도에 보인 바와 같이, 수득된 웨이퍼의 전면을 산화하여 약 5000℃의 두께를 갖는 SiO₂의 필드산화층 10을 형성한다. 필드산화층 10은 그의 연부에 새부리형상 B를 갖고 있다. 상술한 공정은 종래의 LOCOS공정이다.

제8c도에 보인 바와 같이, 트랜치 캐패시터가 형성되야할 내산화층의 일부를 마스크를 사용하여 선택적으로 제거하고, 그 다음 상술한 동일 마스크공정을 사용하여 절연층밑에 위치된 기판을 식각공정으로 제거하여 5㎛ 깊이의 트랜치 46을 형성한다. 따라서, 트랜치 46은 그의 연부에서 새부리 형상 B를 갖는 얇은 SiO₂층과 두꺼운 필드산화층 10을 포함하는 부분에 형성되어 위치된다. 트랜치의 제조시에 처음에 실리콘기판과 필드산화층 10 양자를 예를 들어 Ar 또는 CHF₃등을 사용하여 스퍼터성이 강한 반응이온 식각을 행하여 동시에 동일속도로 식각한다.

그다음 제8d도에 나타낸 바와 같이, 수득된 구조를 다시 산화한다. 그후(약 1500Å의 두께를 가짐)절연층(SiO₂)7을 트랜치의 내벽 표면상에 선택적으로 형성한다.

그다음, 제8e도에 나타낸 바와 같이, 절연층(SiO₂42, Si₃Nr43)을 제거하여 실리콘기판 1의 표면 8을 노출시키므로서 캡술형상의 절연층 7을 트랜치 6내에 형성한다.내산화층을 제거하기 위한 공정에 의해 트랜치 46의 절연층(SiO₂) 7은 어느정도 범위까지 제거되어 절연층 7의 두께는 약 800Å이 된다.

제8도에 나타낸 바와 같이, 캡술형상의 절연층 7에 의해 둘러싸인 캐패시터를 형성하기 위해 그다음 다결정실리콘 8을 약 1500Å의 두께로 증착한다음 캐패시터의 형상으로 패턴한다. 다결정실리콘 9는 Si기판의 것과 반대되는 도전형의 되도록 도우프된다. 예를 들어 만일 Si기판이 p-형일 경우, 다결정실리콘 8은 n-형으로 도우프되므로 다결정실리콘 8은 전하축적 전극판으로서 작용한다.

그다음 제8g도에 나타낸 바와 같이, 트랜치 연부의 Si기판내에 n-형 확산층 4를 형성하는 동안 열산화 공정에 의해 표면이 산화됨으로서 다결정실리콘 8상에 예를 들어 약 150Å의 패캐시터 유전층 9가 형성된다. 그다음 다결정실리콘 11은 트래치가 매설되는 식으로 증착되어 전극, 즉 소위 자체판이 형성되어 캐패시터로서 작용한다.

그다음, 제8h도에 나타낸 바와 같이, 다결정실리콘상에 위치된 절연층위와 전송게이트 트랜지스터의 게이트부분에는 워드라인들 5a와 5b를 공지된 공정에 의해 각각 형성한다.

워드라인들 5a와 5b의 형성후, 드레인 및 소오스영역 2와 3을 이온주입 공정에 의해 형성한 다음 열처리 공정을 한다. 이 열처리에서 n-형 불순물들은 n-형 확산영역 4로부터 더 확신되어 드레인 3의 n⁺층은 트랜치 46의 연부에서 마스크 정렬없이 즉, 자체정렬로 그에 연결된다.

또한 비트라인 13을 형성함으로서 제8도에 보인 DRAM셀을 얻을 수 있다.

제9도 내지 12도는 제8b, 8c, 8f 및 8h도의 평면도들을 나타낸다.

제13도는 본 발명에 의하지 않은 마스크 정렬법을 사용하여 전송게이트 트랜지스터의 소오스와 드레인에 캐패시터 축적전극판을 전기적으로 연결한 비교예를 나타낸다.

제13도에 나타낸 바와 같이 Si기판의 표면에 연장되는 절연층(SiO₂) 7내의 소오스와 드레인 영역들간에 접촉구멍을 형성할 경우, 트랜치의 접촉구멍과 연부표면간의 마스크 정렬에 필요한 마아진(제13도에서 ℓ)때문에 메모리셀의 사이즈가 증가하게 된다. 접촉구멍이 트랜치에 아주 가까이 위치될때 트랜치의 내부표면의 절연층(SiO₂) 7은 파괴될 가능성이 있다. 따라서 접촉구멍을 만들기 위해 그 마아진을 남겨둘 필요가 있다.

Claims (5)

1. 반도체기판(1)과, 반도체기판(1)상에 선택적으로 형성된 필드산화층(10)과, 상기 필드산화층(10)의 적어도 일연부가 제거되도록 형성된 트랜치(46)의 표면상에 형성되는 절연층(7)과, 상기 절연층상에 형성된 도전층(8) 및 상기 도전층상에 형성된 유전층(9)을 포함하는 캐패시터를 포함하는 것이 특징인 반도체 메모리장치.
2. 제1항에 있어서, 필드산화층(10)의 상기 연부는 세부리 형상(B)인 것이 특징인 반도체 메모리장치.
3. 제1항에 있어서, 상기 도전층(8)은 근접위치된 트랜치들(46)간의 반도체기판(1)의 표면상에 연장된 부분을 갖지 않는 것이 특징인 반도체 메모리장치.
4. 반도체기판(1)의 표면상에 필드산화층(10)을 선택적으로 형성하는 단계와, 상기 필드산화층의 적어도 일연부가 제거되도록 형성된 트랜치(46)를 형성하는 단계와, 상기 트랜치의 표면상에 절연층(7)을 형성하는 단계와, 상기 트랜치내의 절연층상에 형성된 도전층(8), 상기 도전층상에 형성된 유전층(9) 그리고 상기 유전층상에 형성된 전극을 포함하는 캐패시터를 형성하는 단계를 포함하는 것이 특징인 반도체 메모리장치의 제조방법.
5. 제4항에 있어서, 필드산화층(10)의 상기 연부는 새의 부리형상(B)인 것이 특징인 반도체 메모리장치의 제조방법.

Images