KR960012255B1 - 커패시터 및 그 제조방법 - Google Patents

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커패시터 및 그 제조방법

제1도는 꾸불꾸불한 단면의 스토리지 노드 전극을 가지는 종래의 스택 커패시터형 DRAM의 단면도.

제2도의 (a)에서 (f)까지는 본 발명의 제1실시예에 의한 복수의 미세한 트랜치형 단면의 전극기판을 구비한 커패시터의 제조공정도.

제2도의 (dd)에서 (ff)까지는 본 발명의 제2실시예에 의한 복수의 미세한 트랜치형 단면의 전극기판을 구비한 커패시터의 일부 제조공정도.

제3도의 (a)에서 (g)까지는 본 발명의 제1실시예에 의한 커패시터를 구비한 DRAM의 제조공정도.

제3도의 (dd)에서 (gg)까지는 본 발명의 제2실시예에 의한 커패시터를 구비한 DRAM의 일부 제조공정도.

본 발명은 커패시터 및 그의 제조방법에 관한 것으로, 특히 복수의 미세한 트랜치형 단면의 전극기판을 구비함으로써 그 커패시터 용량이 더욱 증대한 커패시터 및 그 제조방법에 관한 것이다.

다이나믹 랜덤 액세스 메모리(DRAM)는 지난 몇해동안 고집적도 기술에 있어서 눈부신 향상을 하였으며, 이미 주류는 64K에서 256K에로 변천하여 1M비트 및 64M비트에 이르기까지 생산되는 상태에 이르렀다. 이러한 고집적도의 DRAM에서는 셀면적을 점점 줄이면서도 일정한 셀 스토리지 커패시터 용량을 유지할 수 있어야 한다. 예를 들면 64M 비트의 DRAM에서는 셀면적은 약 0.8㎛²로 그리고 커패시터 면적은 약 1.0㎛²로 작아지게 된다.

그런데 이렇게 전하축적 커패시터의 면적이 감소하여 용량이 작아질 경우 α-광선 주입에 의하여 소프트 에러가 발생하게 되어 신뢰성 문제가 대두되게 되므로, 반도체장치의 집적도를 향상시키기 위하여는 평면상의 전하축적 커패시터의 크기를 줄이면서도 셀 스토리지 커패시터의 용량을 일정하게 유지할 수 있어야 한다.

최근의 스택 커패시터형 DRAM장치에 있어서는 축적 커패시터의 한쌍의 전극중에서 한 전극이 3차원의 구조를 갖도록 형성한다. 그러하면 그것은 평면상의 동일 크기의 2차원적 구조의 축적 커패시터에 비하여 30~40% 정도 축적 커패시터의 용량이 커진다. 이렇게 64M비트의 고집적도를 갖는 DRAM장치에서는 셀면적 또는 스토리지 면적을 증가시키지 않고도 커패시터 용량을 더욱 증대시킬 필요가 있으므로 이를 만족시키기 위하여 각종 3차원 구조 또는 고유전율막의 검토가 추진되어 오고 있다.

좁은 커패시터 면적에서 높은 커패시터 용량을 확보하기 위한 방법으로서, 상기의 3차원 구조의 꾸불꾸불한 단면을 가지는 스택 커패시터형 DRAM이 SDM(Solid state Devices and Meterials) 90-167 12월 P.49등에 공지되어 있으며 그 제조방법에 관하여 도면을 참조로 하여 설명하겠다.

제1도는 꾸불꾸불한 단면의 스토리지 노드 전극을 가지는 종래의 스택 커패시터형 DRAM의 단면도로서, 실리콘 기판(10)상에 필드 산화막(11)을 형성하여 소자 분리를 한 후, 게이트전극(12), 소오스 드레인영역(13,13'), 층간 산화막(14) 형성한다. 그리고 그 상부에 소정의 스토리지 노드 폴리실리콘층(16)을 저압 CVD법에 의하여 550℃의 온도에서 침적시킨다. 이 온도하에서는 비정질과 다결정 구조가 공존하게 되이 실리콘 그레인의 표면적이 최대가 되이 표면에 꾸불꾸불한 굴곡이 생기게 된다. 그후 이 폴리실리콘층 상부에 절연막(18)을 형성하고 그 위에 플레이트전극(19)을 증착함으로써 3차원 구조의 스택 커패시터형 DRAM이 완성된다.

그러나 이러한 종래의 기술에서, 비록 3차원 구조를 가짐으로 인하여 제한된 면적하에서 커패시터 용량을 증가시킬 수 있게 되긴 하였지만, 현재에는 더욱 충분한 용량을 가지는 커패시터를 필요로 하고 있는 실정이다.

그러므로 반도체장치의 고집적화를 더욱 향상시키기 위하여는 커패시터 용량을 더욱 증대시켜야 하고, 아울러 그 제조방법 또한 간단하게 할 필요가 있다.

따라서 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여, 복수의 미세한 트랜치형 단면의 전극기판을 구비함으로써 그 커패시터 용량이 더욱 증대한 커패시터 및 그 제조방법을 제공하고자 한다.

상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 기판의 한면이 복수의 미세한 트랜치형 단면을 갖는 제1전도층 기판과, 그 복수의 미세한 트랜치형 단면의 표면을 따라 형성된 유전체막과, 그 상부에 형성된 제2전도층 기판으로 구성되는 커패시터 및 그 커패시터를 구비한 반도체장치를 제공한다.

또한 본 발명은, 제1전도층을 형성하여 이를 패터닝하고 그 위에 제1산화막을 형성하고 그 위에 실리콘질화막을 형성하는 단계와, 상기의 실리콘 질화막을 산화하여 제2산화막을 형성하는 단계와, 상기의 실리콘 질화막이 드러나도록 제2산화막을 식각하는 단계와, 상기 산화막 식각후 잔존하는 실리콘 질화막을 마스크로 상기 제1산화막과 하여 제1전도층을 식각하여 복수의 미세한 트랜치들을 형성하는 단계와, 상기의 산화막 및 실리콘 질화막을 제거하는 단계와, 상기의 제1전도층의 표면을 따라 유전젼막을 형성하고 그 상부에 제2전도층을 형성하는 단계로 구성된 커패시터 제조방법 및 그 커패시터를 구비한 반도체장치 제조방법을 제공한다.

이하 본 발명의 바람직한 실시예를 도면을 참조로 하여 설명하겠다.

제2도는 본 발명의 제1실시예에 의한 복수의 미세한 트랜치형 단면의 전극기판을 구비한 커패시터의 제조공정도이다.

제1실시예로서는, 본 발명에 따른 커패시터를 제조함에 있어서, 제1전도층이 되는 폴리실리콘층을 LPCVD 방법으로 2000∼4000Å 정도의 두께로 증착하고 불순물을 주입한다. 이 공정에서 사용되는 재료로는 상술된 불순물이 도핑된 폴리실리콘외에 불순물이 도핑된 단결정 실리콘을 사용하여도 무방하다. 그후 포토레지스트패턴을 사용하여 상기 폴리실리콘층을 식각하여, 제2도의 (a)에 도시된 바와 같이 커패시터 하부의 제1전도층(26)을 형성하고, 그 상부에 제1산화막(127)을 50∼2000Å 정도의 두께로 형성하고, 그 상부에 실리콘 질화막(128)을 30∼500Å 정도의 두께로 얇게 형성한다.

그후 제2도의 (b)에 도시된 바와 같이, 상기의 실리콘 질화막(128)을 열산화하이 표면에 제2산화막(129)을 형성한다. 이때 이 산화공정에 의하여 박막의 실리콘 질화막(128)은 자체 핀홀들이 증대하게 되고 또한 실리콘 질화막의 실리콘이 산화시 소비되게 되어 새로운 핀홀들이 발생하거나 막이 국부적으로 균열되게 된다.

그후 제2도의 (c)에 도시된 바와 같이, 상기의 실리콘 질화막(128)이 드러나도록 제2산화막(129)을 습식식각에 의하여 제거한 후, 균열되거나 핀홀들을 포함하고 있는 실리콘 질화막(128)을 에칭 마스크로 사용하여 제1산화막(127)을 식각함으로써, 실리콘 질화막(128) 및 산화막(127)으로 이루어진 일정치 않는 형태의 울퉁불퉁한 굴곡단면을 형성한다.

그후 제2도의 (d)에 도시된 바와 같이, 상기의 (c)공정을 거친 후 잔존하는 실리콘 질화막(128) 및 산화막(127)을 마스크로 사용하여 하부의 제1전도층을 이방성 식각하게 되면, 상기의 실리콘 질화막(128)과 산화막(127)이 형성되어 있지 않은 부분에 불균일한 형태의 트랜치들이 형성된다. 트랜치의 깊이는 소정의 커패시터 용량에 따라 식각시간을 조절하여 결정하면 된다. 그리고 상기에서 이방성 식각하였으므로 이러한 트랜치들은 제1전도층(26)의 상부면에만 수직방향으로 형성되게 된다.

제2도의 (d)공정을 거친 후, 마스크로 사용되었던 상기의 실리콘 질화막(128) 및 산화막(127)을 습식식각 공정에 의하여 차례로 제거함으로써, 제2도의 (e)에 도시된 바와 같이, 복수의 미세한 트랜치형 단면을 가지는 제1전도층(26)만 남긴다.

제2도의 (e)공정을 거친 후, 상기의 제1전도층의 표면을 따라 유전막(28)을 형성하고 그 상부에 제2전도층(29)을 형성함으로써 제2도의 (f)에 도시된 바와 같은 본 발명의 커패시터를 완성한다. 이때 유전막은 질화막/산화막의 이중막 또는 산화막/질화막/산화막의 삼중막으로 형성하거나 Ta₂O₅등의 고유전막으로 형성되는 것이 바람직하고, 커패시터 상부 기판인 제2전도층은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성된다.

제2실시예로서는, 본 발명의 커패시터를 제조함에 있어서, 상술된 제2도의 (a)에서 (c)까지의 공정은 제1실시예에서와 동일하게 실시한 후에, 잔존하는 실리콘 질화막(128) 및 산화막(127)을 마스크로 사용하여 하부의 제1전도층을 식각하는 공정을 실행함에 있어서, 상기의 이방성 식각방법 대신에 등방성 식각방법을 사용하였으며 이 등방성 식각에 의하면 제2도의 (dd)에 도시된 바와 같이 제1전도층(26)의 상부면 및 측면 전체에 걸쳐 트랜치들이 형성되게 된다. 트랜치의 깊이는 소정의 커패시터 용량에 따라 식각시간을 조절하여 결정하면 된다.

제2도의 (dd)공정을 거친 후, 마스크로 사용되었던 상기의 실리콘 질화막(128) 및 산화막(127)을 습식식각 공정에 의하여 차례로 제거함으로써, 제2도의 (ee)에 도시된 바와 같이, 복수의 미세한 트랜치형 단면을 가지는 제1전도층(26)만 남긴다.

제2도의 (ee)공정을 거친 후, 상기의 제1전도층의 표면을 따라 유전막(28)을 형성하고 그 상부에 제2전도층(29)을 형성함으로써 제2도의 (ff)에 도시된 바와 같은 본 발명의 제2실시예에 의한 커패시터를 완성한다. 이때 유전막은 질화막/산화막의 이중막 또는 산화막/질화막/산화막의 삼중막으로 형성하거나 Ta₂O₅등의 고유전막으로 형성되는 것이 바람직하고, 커패시터 상부 기판인 제2전도층은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성된다.

따라서 본 발명에 의한 커패시터는 복수의 미세한 트랜치형 단면의 전극기판을 구비함으로써 커패시터 전극의 표면적이 획기적으로 증대하여 초미세의 한정된 면적내에서 충분한 커패시터 용량이 확보되고 공정마진도 넓어진다.

제3도는 본 발명에 의한 커패시터를 구비한 DRAM의 제조공정도이다.

본 발명의 제1실시예에 의한 커패시터를 구비한 DRAM을 제조함에 있어서, 제3도의 (a)에 도시된 바와 같이, P형 반도체기판(30)상에 필드 산화막(31)으로 소자분리영역을 형성하고, 게이트 전극(33)을 형성한 후 이온주입 공정을 통하여 소오스/드레인 불순물 영역(32,33')을 형성하고, 약 700℃ 이상의 고온에서, 바람직하게는 850℃의 온도에서 CVD(Chemical Vapor Deposition) 공정에 의하여 HTO(High Temperature Oxide)막(34)을 형성시키고, 소오스 영역을 오픈시킨다.

그후 제3도의 (b)에 도시된 바와 같이, 그 상부에 스토리지 전극으로서 제1전도층인 폴리실리콘층을 LPCVD 방법으로 2000~4000Å 정도의 두께로 증착하고 불순물을 주입한다. 이 공정에서 사용되는 재료로는 이외에 불순물이 도핑된 단결정 실리콘을 사용하여도 무방하다. 그후 포토레지스트패턴을 사용하여 상기 폴리실리콘층을 식각하여, 제3도의 (b)에 도시된 바와 같이 커패시터 하부의 제1전도층(36)을 형성하고, 그 상부에 제1산화막(137)을 50~2000Å 정도의 두께로 형성하고, 그 상부에 실리콘 질화막(138)을 30~500Å 정도의 두께로 얇게 형성한다.

그후 제3도의 (c)에 도시된 바와 같이, 상기의 실리콘 질화막(138)을 산화하여 표면에 제2산화막(139)을 형성한다. 이때 이 산화공정에 의하여 박막의 실리콘 질화막(128)은 자체 핀홀들이 증대하게 되고 또한 실리콘 질화막의 실리콘이 산화시 소비되게 되어 새로운 핀홀들이 발생하거나 막이 국부적으로 균열되게 된다.

그후 제3도의 (d)에 도시된 바와 같이, 상기 표면의 제2산화막(139)을 습식식각에 의하여 제거한 후, 핀홀들을 가지고 있는 실리콘 질화막(138)을 에칭 마스크로 사용하여 제1산화막(137)을 식각함으로써, 실리콘 질화막(138) 및 산화막(137)으로 이루어진 일정치 않는 형태의 울퉁불퉁한 굴곡단면을 형성한다.

그후 제3도의 (e)에 도시된 바와 같이, 상기의 (d)공정을 거친 후 잔존하는 실리콘 질화막(138) 및 산화막(137)을 마스크로 사용하여 하부의 제1전도층을 이방성 식각하게 되면, 상기의 실리콘 질화막(138)과 산화막(137)이 형성되어 있지 않은 부분에 트랜치들이 형성된다. 트랜치의 깊이는 소정의 커패시터 용량에 따라 식각시간을 조절하여 결정하면 된다. 그리고 상기에서 이방성 식각하였으므로 이러한 트랜치들은 제1전도층(36)의 상부면에만 수직방향으로 형성되게 된다.

제3도의 (e)공정을 거친 후, 마스크로 사용되었던 상기의 실리콘 질화막(138) 및 산화막(137)을 습식식각 공정에 의하여 차례로 제거함으로써, 제3도의 (f)에 도시된 바와 같이, 복수의 미세한 트랜치형 단면을 가지는 제1전도층(36)만 남긴다.

제3도의 (f)공정을 거친 후, 상기의 제1전도층의 표면을 따라 유전막(38)을 형성하고 그 상부에 제2전도층(39)을 형성함으로써, 제3도의 (g)에 도시된 바와 같이, 본 발명의 제1실시예에 의한 커패시터를 구비한 반도체장치를 완성한다. 이때 유전막은 질화막/산화막의 이중막 또는 산화막/질화막/산화막의 삼중막으로 형성하거나 Ta₂O₅등의 고유전막으로 형성되는 것이 바람직하고, 커패시터 상부 기판인 제2전도층은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성된다.

본 발명의 제2실시예에 의한 커패시터를 구비한 DRAM를 제조함에 있어서, 상술된 제3도의 (a)에서 (d)까지의 공정은 동일하게 실시한 후에, 잔존하는 실리콘 질화막(138) 및 산화막(137)을 마스크로 사용하여 하부의 제1전도층을 식각하는 공정을 실행함에 있어서, 상기의 이방성 식각방법 대신에 등방성 식각방법을 사용하였으며 이 등방성 식각에 의하면 제3도의 (ee)에 도시된 바와 같이 제1전도층(36)의 상부면 및 측면 전체에 걸쳐 트랜치들이 형성되게 된다. 트랜치의 깊이는 소정의 커패시터 용량에 따라 식각시간을 조절하여 결정하면 된다.

제3도의 (ee)공정을 거친 후, 마스크로 사용되었던 상기의 실리콘 질화막(138) 및 산화막(137)을 습식식각 공정에 의하여 차례로 제거함으로써, 제3도의 (ff)에 도시된 바와 같이, 상부면 및 측면 전체에 걸쳐 복수의 미세한 트랜치형 단면을 가지는 제1전도층(36)만 남긴다.

제3도의 (ff)공정을 거친 후, 상기의 제1전도층의 표면을 따라 유전막(38)을 형성하고 그 상부에 제2전도층(39)을 형성함으로써 제3도의 (gg)에 도시된 바와 같은 본 발명의 제3실시예에 의한 커패시터를 완성한다. 이때 유전막은 질화막/산화막의 이중막 또는 산화막/질화막/산화막의 삼중막으로 형성하거나 Ta₂O₅등의 고유전막으로 형성되는 것이 바람직하고, 커패시터 상부 기판인 제2전도층은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성된다.

따라서 본 발명에 의한 커패시터는 복수의 미세한 트랜치형 단면의 전극기판을 구비함으로써 커패시터 전극의 표면적이 획기적으로 증대하여 초미세의 한정된 면적내에서 충분한 커패시터 용량이 확보되고 공정마진도 넓어지게 되어서, 이를 이용한 반도체장치, 예를 들면 DRAM등의 집적도도 더욱 향상시킬 수 있게 되었다.

Claims (25)

1. 기판의 한 면과 양 측면이 복수의 미세한 트랜치형 단면을 갖는 제1전도층 기판과, 상기 복수의 미세한 트랜치형 단면의 표면을 따라 형성된 유전체막과, 상기 유전체막 상부에 형성된 제2전도층 기판으로 구성됨을 특징으로 하는 커패시터.
2. 제1항에 있어서, 상기의 제1전도층 기판의 재료는 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘중 어느 하나인 것을 특징으로 하는 커패시터.
3. 제1항에 있어서, 상기의 제2전도층 기판의 재료는 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘중 어느 하나인 것을 특징으로 하는 커패시터.
4. 제1항에 있어서, 상기의 유전체막은 질화막/산화막의 이중막, 산화막/질화막/산화막의 삼중막, 또는 Ta₂O₅막중 어느 하나인 것을 특징으로 하는 커패시터.
5. 제1전도층 기판을 형성하여 이를 패터닝하고 그 위에 제1산화막을 형성하고 그 위에 실리콘 질화막을 형성하는 단계와, 상기의 실리콘 질화막을 열산화하여 제2산화막을 형성하는 단계와, 상기의 실리콘 질화막이 드러나도록 제2산화막을 식각하는 단계와, 드러난 상기 실리콘 질화막을 마스크로 하여 상기 제1산화막과 제1전도층 기판을 식각하여 복수의 미세한 트랜치들을 형성하는 단계와, 상기의 산화막 및 실리콘 질화막을 제거하는 단계와, 상기의 제1전도층 기판의 표면을 따라 유전막을 형성하고 그 상부에 제2전도층을 형성하는 단계로 구성됨을 특징으로 하는 커패시터의 제조방법.
6. 제5항에 있어서, 상기의 제1전도층 기판은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성됨을 특징으로 하는 커패시터의 제조방법.
7. 제5항 또는 제6항에 있어서, 상기의 제1전도층의 두께는 2000~4000Å임을 특징으로 하는 커패시터의 제조방법.
8. 제5항에 있어서, 상기의 제1산화막의 두께는 50~2000Å임을 특징으로 하는 커패시터의 제조방법.
9. 제5항에 있어서, 상기의 실리콘 질화막의 두께는 30~500Å임을 특징으로 하는 커패시터의 제조방법.
10. 제5항에 있어서, 상기 제1전도층 기판의 식각방법은 이방성 식각 또는 등방성 식각중 어느 하나임을 특징으로 하는 커패시터의 제조방법.
11. 제5항에 있어서, 상기의 제2전도층 기판은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성됨을 특징으로 하는 커패시터의 제조방법.
12. 제5항에 있어서, 상기의 유전체막은 질화막/산화막의 이중막, 산화막/질화막/산화막의 삼중막, 또는 Ta₂O₅막중 어느 하나로 형성됨을 특징으로 하는 커패시터의 제조방법.
13. 반도체 기판상에 형성된 억세스 트랜지스터와 그 위에 형성되는 스택 커패시터를 갖는 반도체장치에 있어서, 상기 커패시터는, 기판의 한 면이 억세스 트랜지스터의 소오스 영역과 접촉하며 상기 기판의 다른면 및 양 측면이 복수의 미세한 트랜치형 단면을 갖는 제1전도층 기판과, 상기 제1전도층의 표면을 따라 형성된 유전체막과, 상기 유전체막 상부에 형성된 제2전도층 기판으로 구성됨을 특징으로 하는 반도체장치.
14. 제13항에 있어서, 상기의 제1전도층 기판의 재료는 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘중 어느 하나인 것을 특징으로 하는 반도체장치.
15. 제13항에 있어서, 상기의 제2전도층 기판의 재료는 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘중 어느 하나인 것을 특징으로 하는 반도체장치.
16. 제13항에 있어서, 상기의 유전체막은 질화막/산화막의 이중막, 산화막/질화막/산화막의 삼중막, 또는 Ta₂O₅막중 어느 하나인 것을 특징으로 하는 반도체장치.
17. 반도체 기판상에 필드 산화막을 형성한 후 게이트를 형성하고 소오스/드레인 불순물 영역을 이온주입에 의하여 형성하고 층간 절연막을 형성한 후 소오스 영역을 오픈시키는 단계와, 상기한 결과적인 구조 위에 제1전도층 기판을 형성하고 이를 패터닝한 후 그 위에 제1산화막을 형성하고 그 위에 실리콘 질화막을 형성하는 단계와, 상기의 실리콘 질화막을 열산화하여 제2산화막을 형성하는 단계와, 상기의 실리콘 질화막이 드러나도록 제2산화막을 식각하는 단계와, 드러난 상기 실리콘 질화막을 마스크로 하여 상기 제1산화막과 제1전도층 기판을 식각하여 복수의 미세한 트랜치들을 형성하는 단계와, 상기의 산화막 및 실리콘 질화막을 제거하는 단계와, 상기의 제1전도층 기판의 표면을 따라 유전막을 형성하고 그 상부에 제2전도층을 형성하는 단계로 구성됨을 특징으로 하는 반도체장치 제조방법.
18. 제17항에 있어서, 상기의 제1전도층 기판은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성됨을 특징으로 하는 반도체장치의 제조방법.
19. 제17항 또는 제18항에 있어서, 상기의 제1전도층의 두께는 2000~4000Å임을 특징으로 하는 반도체장치의 제조방법.
20. 제17항에 있어서, 상기의 제1산화막의 두께는 60~2000Å임을 특징으로 하는 반도체장치의 제조방법.
21. 제17항에 있어서, 상기의 실리콘 질화막의 두께는 30~600Å임을 특징으로 하는 반도체장치의 제조방법.
22. 제17항에 있어서, 상기 제1전도층 기판의 식각방법은 이방성 식각 또는 등방성 식각중 어느 하나임을 특징으로 하는 반도체장치의 제조방법.
23. 제17항에 있어서, 상기의 제2전도층 기판은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성됨을 특징으로 하는 반도체장치의 제조방법.
24. 제17항에 있어서, 상기의 유전체막은 질화막/산화막의 이중막, 산화막/질화막/산화막의 삼중막, 또는 Ta₂O₅막중 어느 하나로 형성됨을 특징으로 하는 반도체장치의 제조방법.
25. 제17항에 있어서, 상기의 층간 절연막은 약 700℃ 이상의 고온에서 CVD(Chemical Vapor Deposition) 공정에 의하여 형성된 HTO(High Temperature Oxide)막임을 특징으로 하는 반도체장치의 제조방법.