DE3932683A1 - Verfahren zur herstellung eines grabenkondensators einer ein-transistor-speicherzelle in einem halbleitersubstrat mit einer selbstjustierten kondensator-gegenelektrode - Google Patents

Verfahren zur herstellung eines grabenkondensators einer ein-transistor-speicherzelle in einem halbleitersubstrat mit einer selbstjustierten kondensator-gegenelektrode

Info

Publication number
DE3932683A1
DE3932683A1 DE3932683A DE3932683A DE3932683A1 DE 3932683 A1 DE3932683 A1 DE 3932683A1 DE 3932683 A DE3932683 A DE 3932683A DE 3932683 A DE3932683 A DE 3932683A DE 3932683 A1 DE3932683 A1 DE 3932683A1
Authority
DE
Germany
Prior art keywords
layer
partial
auxiliary
silicon
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE3932683A
Other languages
English (en)
Inventor
Siegfried Dr Roehl
Josef Dr Mathuni
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE3932683A priority Critical patent/DE3932683A1/de
Priority to US07/572,262 priority patent/US5073515A/en
Priority to JP2260294A priority patent/JPH03125471A/ja
Publication of DE3932683A1 publication Critical patent/DE3932683A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Grabenkondensators einer Ein-Transistor-Speicherzelle in einem Halbleitersubstrat, der überlappend zu einem isolierenden Feldoxid angeordnet ist.
Die für höchstintegrierte Halbleiterschaltungen eingesetzten Ein-Transistor-Speicherzellen weisen zur Speicherung der In­ formation Kondensatoren auf, die zur Minimierung des Platz­ bedarfs als Grabenkondensatoren in einem Halbleitersubstrat, beispielsweise Silizium, ausgebildet sind. Derartige Graben­ kondensatoren sind in einer konventionellen Ausführungsform aus dem Buch von Widmann, Mader und Friedrich "Technologie hochintegrierter Schaltungen", Springer-Verlag 88, Seite 270 bekannt, sowie in der als "stacked trench capacitor (STT)" bezeichneten Ausführungsform aus EPA 01 87 596. Die eine Elektrode des Grabenkondensators wird entweder vom Substrat, das zu diesem Zweck lokal umdotiert wird (konventioneller Grabenkondensator), gebildet, oder von einer auf der Graben­ innenwand angeordneten leitenden Schicht (STT). Die Gegen­ elektrode wird von einer leitenden Schicht gebildet, mit welcher der Graben nach Verkleiden der ersten Elektrode mit einer dielek­ trischen Schicht aufgefüllt wird. Zur weiteren Verringerung des Platzbedarfs wird in EPA 01 87 596 außerdem vorgeschlagen, den Graben überlappend zu einem die Halbleitersubstratoberfläche teilweise bedeckenden, die einzelnen Zellen einer Halbleiter­ speicheranordnung isolierenden Feldoxid anzuordnen, und insbe­ sondere, den Graben durch den Randbereich des Feldoxids in das Substrat zu ätzen.
Bei derartigen Grabenkondensatoren muß die meist aus poly­ kristallinem Silizium bestehende leitende Schicht, aus der die Gegenelektrode geformt wird, mit Hilfe einer Fototechnik strukturiert, d. h. lokal etwa durch einen Trockenätzprozeß wieder entfernt werden. Die mit der Fototechnik verbundene Justierungenauigkeit behindert eine beliebige Verringerung des vom Kondensator beanspruchten Platzes, so daß die Integrations­ dichte von derartigen Speicherzellen nicht weiter erhöht werden kann.
Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren zur Herstellung eines Grabenkondensators einer Ein-Transistor- Speicherzelle, der überlappend zu einem isolierenden Feldoxid angeordnet ist, anzugeben, bei dem der die Gegenelektrode formende Verfahrensschritt eine weitere Erhöhung der Integra­ tionsdichte ermöglicht.
Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst. Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
Die Erfindung löst die Aufgabe durch den Einsatz eines soge­ nannten selbstjustierten Verfahrens. Damit bezeichnet man ein Verfahren, bei dem die gewünschte Strukturierung ohne den Ein­ satz einer Fototechnik, d. h. ohne eine mit der gewünschten Maske belichtete und entwickelte Fotolackschicht, erfolgt, sondern indem es Eigenschaften der vor diesem Verfahrensschritt vorliegenden, insoweit bearbeiteten Oberfläche des Halbleiter­ substrats ausnutzt. Diese Eigenschaften müssen auf der Substrat­ oberfläche lokal unterschiedlich sein; sie können u. a. geo­ metrischer Art (Höhenunterschiede) oder chemischer oder physi­ kalischer Art sein. Der Wegfall einer Fototechnik bedeutet - neben der bereits erläuterten Möglichkeit der höheren Integra­ tionsdichte - eine Vereinfachung des Verfahrensablaufs.
Ein weiterer Vorteil des erfindungsgemäßen Verfahrens liegt darin, daß die Lage der Gegenelektrode genau festgelegt werden kann und deren Reproduzierbarkeit nicht durch Justiertoleranzen eingeschränkt wird. Insbesondere kann die Kante der Gegenelek­ trode sehr dicht an die Grabenkante gelegt werden. Wodurch eine anschließende übliche Varaktoranschlußimplantation, welche den Anschluß der einen Elektrode des Kondensators an einen Auswahl transistor sicherstellt, sehr einfach bspw. gleichzeitig mit einer Source/Drain-Implantation oder LDD (lightly-doped drain)- Implantation durchgeführt werden kann. Eine eigene Varaktoran­ schlußimplantationsebene kann entfallen.
Das erfindungsgemäße Verfahren wird nachfolgend anhand eines in den Zeichnungen dargestellten Ausführungsbeispiels näher beschrieben, wobei zur besseren Kenntlichmachung in den Figuren nur die wesentlichen Teile dargestellt sind. Es zeigen
Fig. 1 bis 5 einen Querschnitt durch zwei Grabenkondensatoren benachbarter Speicherzellen in schematischer Darstellung, an dem die Schritte einer Ausführungsform des Verfahrens verdeutlicht werden,
Fig. 6 eine Aufsicht auf die Speichermatrix mit einer vorteil­ haften geometrischen Anordnung der Speicherzellen.
In allen Figuren sind gleiche Teile mit gleichen Bezugszeichen bezeichnet.
Gemäß Fig. 1 ist die Oberfläche 2 eines Halbleitersubstrats 1, z. B. eines Siliziumwafers, nach einem sogenannten LOCOS-Iso­ lationsprozeß teilweise mit Feldoxid 3 bedeckt. Überlappend zum Feldoxid 3 (FOX) werden in bekannter Weise Gräben 4 zur Auf­ nahme von Kondensatoren zweier benachbarter Speicherzellen ge­ ätzt, wobei das FOX 3 die Zellen voneinander isoliert. Die Bil­ dung einer ersten Elektrode kann etwa durch Umdotierung des Halbleitersubstrats 1 im Bereich der Grabenwände 4′ erfolgen (konventioneller Grabenkondensator, ein solcher ist in den Figuren dargestellt) oder durch Isolation der Grabenwände 4′ gegen das Substrat 1 und Aufbringen einer leitenden Schicht auf die Grabenwände 4′ bzw. die Isolation (STT-Zelle). Auf der er­ sten Elektrode, in diesem Beispiel also auf den Grabenwänden 4′, und der Halbleiteroberfläche 2 wird ein Dielektrikum als erste Schicht 5 aufgebracht, bspw. wird durch thermische Oxidation eine Siliziumoxidschicht gebildet. Ebenso ist be­ kannt, als Dielektrikum eine Doppel- oder Dreifachschicht bestehend aus Siliziumoxid (0) und Siliziumnitrid (N) zu verwenden, also Schichten der Art ONO, ON oder NO.
Fig. 2: Auf die nunmehrige Oberfläche, d. h. auf das Dielek­ trikum 5 und das FOX 3, wird eine zweite Schicht 6 aufgebracht, die insbesondere leitend ist und die die Gräben 4 vollständig auffüllt. Vorzugs weise wird polykristallines Silizium verwen­ det, das entweder beim Abscheiden in situ oder nachfolgend in bekannter Weise dotiert wird. Aufgrund der geometrischen Eigen­ schaften des insoweit behandelten Halb leitersubstrats 1 liegt die Oberkante des Polysiliziums 6 auf dem FOX 3 immer höher als auf dem Dielektrikum 5, d. h. den FOX-freien Gebieten. Dieser Höhen unterschied beträgt 100 bis 500 nm, wobei ein Wert von 250 nm typisch ist. Auf das Polysilizium 6 werden gemäß einer ersten Ausführungsform des nun folgenden erfindungsgemäßen Verfahrens eine dritte Schicht 7 und eine vierte Schicht 8 aufgebracht, die insbesondere dünn sind und deren Aufgaben später noch genauer erläutert werden. Es werden vorzugsweise Siliziumoxid als dritte Schicht 7 und Siliziumnitrid oder -oxynitrid als vierte Schicht 8 verwendet, wobei das Siliziumnitrid oder -oxynitrid 8 in einem CVD-Verfahren abgeschieden wird und das Siliziumoxid 7 auch durch einen thermischen Prozeß hergestellt werden kann. Beide Schichten 7, 8 bilden die vorhandene Oberflächenstruktur nach, auch ihre Oberkanten liegen auf dem FOX 3 höher als auf FOX-freien Stellen. Diese Eigenschaft wird für das selbstjustie­ rte Verfahren ausgenützt. Die Erfindung sieht weiter vor, eine ganzflächige Hilfsschicht 9 auf der vierten Schicht 8 aufzubrin­ gen, welche die erwähnten Oberflächenhöhenunterschiede weitest­ gehend einebnet. Als Hilfsschicht 9 eignet sich beispielsweise Fotolack oder Polyimid, welches jeweils in einer Dicke von 1 µm aufgeschleudert wird.
Fig. 3: Die Hilfsschicht 9 wird ganzflächig mindestens so weit entfernt, daß die erhabenen Stellen der unterliegenden vierten Schicht 8 auf dem FOX 3 freiliegen. Dafür wird zweckmäßig ein anisotroper Trockenätzprozeß eingesetzt, bei dessen Beendigung der Lack 9 über den FOX-freien Gebieten noch nicht entfernt sein darf. Nun werden vorzugsweise mit Trockenätzprozessen zunächst die aus Siliziumnitrid bestehende vierte Schicht 8 an den freiliegenden erhabenen Stellen entfernt, anschließend die dann freiliegenden erhabenen Stellen der dritten Schicht 7.
Fig. 4: Die verbliebenen Reste der Hilfsschicht 9 über den FOX-freien Stellen werden vollständig entfernt. Anschließend wird der freiliegende Teil der aus Polysilizium bestehenden zweiten Schicht 6 in bekannter Weise selektiv oxidiert, wobei die vierte Schicht 8 als Oxidationsmaske wirkt. Durch den Oxidationsprozeß bildet sich eine Teilschicht 10, 10′ aus Siliziumoxid, die aufgrund der bekanntermaßen stattfindenden lateralen Unteroxidation seitliche Bereiche 10′ aufweist, die sich unter die vierte Schicht 8 erstrecken. Dieser Unteroxidation, deren Ausmaß innerhalb eines gewissen Rahmens durch den Oxida­ tionsprozeß einstellbar ist, kann ausgenutzt werden, um die gesamte Breite des Oxidgebietes 10, 10′ zu vergrößern, so daß beispielsweise die Gräben 4 vollständig überdeckt werden. Die notwendige Dicke der Teilschicht 10, 10′ hängt vom späteren Ätzprozeß für die zweite Schicht ab, in diesem Ausführungsbei­ spiel sollte sie etwa 200 nm betragen.
Fig. 5: Zunächst wird die vierte Schicht 8, anschließend die dritte Schicht 7 entfernt, wobei in diesem Ausführungsbeispiel auch die Teilschicht 10, 10′ in geringem Ausmaß gedünnt wird. Die Teilschicht 10, 10′ wird als Maske für den nun folgenden selbstjustierten Ätzprozeß verwendet. Dazu wird vorzugsweise ein anisotroper Trockenätzprozeß eingesetzt, welcher eine ausrei­ chend hohe Selektivität zum Material der Teilschicht 10, 10′, hier also zum Siliziumoxid, aufweist. Durch Zusatz von poly­ merisierenden Gasen können auch positiv abgeschrägte Polysili­ zium flanken erzeugt werden, wie dies in der Fig. 5 dargestellt ist.
Positive Polysiliziumflanken können auch mit einem Ätzprozeß erreicht werden, der einen isotropen und einen anisotropen An­ teil aufweist, sie besitzen dann eine mehr oder weniger stark gewölbte Form.
Vorteilhaft ist es, den Ätzprozeß je nach lateraler Ausdehnung der maskierenden Teilschicht 10, 10′ so einzustellen, daß die zweite Schicht 6 zumindest mit ihrer Unterkante einerseits die Gräben 4 noch vollständig bedeckt, andererseits zur Minimierung des Platzbedarf nur wenig über sie hinausgeht, wodurch dann wie bereits erläutert die Varaktoranschlußimplantationsebene ent­ fallen kann. Mit Hilfe dieses erfindungsgemäßen selbstjustierten Prozesses bildet der nun noch verbleibende Teil der Polysili­ ziumschicht 6 die gemeinsame Gegenelektrode der Kondensatoren.
Die Polysiliziumschicht 6 ist nun überall dort noch vorhanden, wo die ursprüngliche Halbleiteroberfläche 2 mit Feldoxid 3 bedeckt ist. Dies ist außerhalb des in den Fig. 1 bis 5 dargestellten Bereichs u. a. in der Peripherie einer aus Speicherzellen aufgebauten Halbleiterspeicheranordnung der Fall, sowie dort, wo in üblichen nachfolgenden Verfahrens­ schritten Wortleitungen zur Ansteuerung der Speicherzellen angeordnet werden. Es ist vorteilhaft, die dort befindlichen Teile der Polysiliziumschicht 6 dadurch zu entfernen, daß die als Ätzmaske für Polysilizium dienende Teilschicht 10, 10′ an den störenden Stellen (außerhalb von Gegenelektroden) entfernt wird. Dies geschieht vorzugsweise bereits vor der Strukturierung der zweiten Schicht zur Gegenelektrode. Dazu kann eine Fototech­ nik verwendet werden, die nur wenig exakt justiert werden muß. Bei dieser bleibt über den späteren Gegenelektroden eine Lack­ schicht als Hilfsebene 12 stehen, während über den zu entfernen­ den Gebieten der Teilschicht 10, 10′ der Lack bei der Entwick­ lung entfernt wird, so daß dort die Teilschicht 10, 10′ wegge­ ätzt werden kann. Dies ist in der später noch genauer erläuter­ ten Fig. 6 schematisch dargestellt. Bei der Strukturierung der Polysiliziumschicht 6 zur Gegenelektrode, wobei die Hilfsebene 12 bereits vorher entfernt wurde, werden so die störenden Ge­ biete der Polysiliziumschicht 6 weggeätzt.
Fig. 6 zeigt eine Aufsicht auf die Speichermatrix mit einer vorteilhaften geometrischen Anordnung der Speicherzellen. Es sind die Gräben 4 von vier benachbarten Speicherzellen dargestellt, sowie der Feldoxidbereich 3, die oben erläuterte Hilfsebene 12 zur Entfernung von Polysiliziumresten und in späteren Verfahrensschritten gebildete Wortleitungen 11. Die Hilfsebene 10 bedeckt die Kondensatorgräben 4, nicht jedoch den Feldoxidbereich 3 an den Stellen, über die die Wortleitungen 11 gelegt werden; hier wird also die Teilschicht 10, 10′ und die zweite Schicht 6 vollständig entfernt.
Aus Fig. 6 ist weiter ersichtlich, daß die Wortleitungen 11 die Gegenelektrode an keiner Stelle überdecken. Dadurch werden einerseits die Höhenunterschiede der Wortleitungen 11 und die damit verbundenen Schwierigkeiten bei ihrer Strukturierung verringert, andererseits kann eine Isolationsschicht zwischen Gegenelektrode und Wortleitungen 11 entfallen. Notwendig ist dazu ein sogenanntes offenes Bitleitungskonzept beim Layout der Speicheranordnung. Ein solches offenes Bitleitungskonzept ist in der US-PS 40 45 783 als Stand der Technik eingehend erläutert und wird dort als "conventional layout" bezeichnet.
Weitere Ausführungsformen
Das selbstjustierte Verfahren beruht auf der erfinderischen Idee, den durch das FOX 3 verursachten Höhenunterschied aus­ zunutzen. Mit Hilfe dieser geometrischen Eigenschaft wird auf der zweiten Schicht 6 eine Teilschicht 10, 10′ hergestellt, die dann als Ätzmaske für die aus der zweiten Schicht 6 zu bildende Gegenelektrode wirkt. Neben der oben erläuterten Ausführungsform des Verfahrens sind dafür weitere, nicht in Figuren dargestell­ te, möglich:
Selektive Abscheidung
Auf dem gemäß Fig. 3 freigelegten erhabenen Teil der vierten Schicht 6 (Polysilizium) kann nach Entfernung der restlichen Lackschicht 9 die Teilschicht 10 selektiv abgeschieden werden. Dafür kommen selektive Polysiliziumabscheidung oder -epitaxie sowie selektive Abscheidung von Refraktärmetallen oder ihrer Silizide infrage (z. B. Wolfram, Molybdän, Wolframsilizid, Tantalsilizid). Für diese Ausführungsform des erfindungsgemäßen Verfahrens ist die aus Siliziumnitrid bestehende vierte Schicht 8 nicht erforderlich; auf der Oxidschicht 7 wird aufgrund der Selektivität des Prozesses kein Material abgeschieden.
Nichtselektive Abscheidung
Anstatt einer selektiven kann eine nichtselektive Abscheidung von Metallen auf die gesamte Oberfläche des gemäß Fig. 3 behan­ delten Halbleitersubstrats (nach Entfernung der Lackschicht 9) vorgenommen werden. Dabei werden solche Metalle verwendet, die in einem anschließenden, in bekannter Weise durchgeführten Silizierungsprozeß mit dem unterliegenden Polysilizium 6 ein Silizid bilden (W, Ho, Ti, Pt, Co u. a.), während mit Silizium­ nitrid oder -oxid keine Reaktion stattfindet. Das nichtsilizier­ te Metall kann anschließend selektiv entfernt werden; diese sogenannte Salicid-Technik ist beispielsweise aus dem Artikel von S. Murarka und D. Fraser, Journal of Applied Physics 51 (1) 1980, S. 342 bekannt. Wie im vorherigen Ausführungsbeispiel kann auch hier auf die vierte Schicht 8 verzichtet werden.
Das erfinderische Verfahren und seine Ausführungsbeispiele sind nicht auf die Herstellung einer Gegenelektrode eines Grabenkon­ densators beschränkt, sondern läßt sich auf andere Anwendungen übertragen, bei denen im vorhandener Höhenunterschied durch Einebnen mit einer Hilfsschicht und anschließendes teilweise Freilegen der Oberfläche durch einen Rückätzschritt für eine selbstju­ stierte Herstellung von Strukturen auf Halbleitersubstraten ausgenutzt wird.

Claims (17)

1. Verfahren zur Herstellung eines Grabenkondensators einer Ein-Transistor-Speicherzelle in einem Halbleitersubstrat (1) mit folgenden Schritten:
  • - Ausbilden eines Grabens (4) überlappend zu einem verschiedene Zellen isolierenden Feldoxid (3) und Bilden einer ersten Kondensatorelektrode.
  • - Herstellen einer ersten Schicht (5) auf einer Oberfläche (2) des Halbleitersubstrats (1) und der ersten Kondensatorelek­ trode.
  • - Aufbringen einer zweiten Schicht (6) auf der ersten Schicht (5) und dem Feldoxid (3).
  • - Aufbringen mindestens einer dritten Schicht (7) auf der zweiten Schicht (6) und darauf einer einebnenden Hilfsschicht (9).
  • - Entfernen der Hilfsschicht (9), mindestens bis Teile der darunterliegenden Schicht (7, 8) freiliegen.
  • - Entfernen dieses freiliegenden Teils und darunterliegender Schichten (7) mindestens bis Teile der Oberfläche der zweiten Schicht (6) freiliegen, und anschließendes voll­ ständiges Entfernen der Hilfsschicht (9).
  • - Erzeugen einer Teilschicht (10, 10′) mindestens auf dem freiliegenden Teil der Oberfläche der zweiten Schicht (6).
  • - Vollständiges Entfernen der noch auf der Oberfläche der zweiten Schicht (6) befindlichen Schichten (7, 8) mit Ausnahme der Teilschicht (10, 10′).
  • - Strukturieren der zweiten Schicht (6) unter Verwendung der Teilschicht (10, 10′) als Maske zur Bildung einer Gegenelektrode.
2. Verfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß als erste Schicht (5) ein thermisches oder abgeschiedenes Siliziumoxid verwendet wird.
3. Verfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß als erste Schicht (5) eine Doppel- oder Dreifachschicht bestehend aus Siliziumoxid und Siliziumnitrid als Komponenten verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als zweite Schicht (6) eine dotierte polykristalline Siliziumschicht verwendet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als dritte Schicht (7) ein thermisches oder abgeschiedenes Siliziumoxid verwendet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß als einebnende Hilfs­ schicht (9) eine Fotolackschicht oder eine Polyimidschicht verwendet wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Strukturieren der zweiten Schicht (6) mit Hilfe eines im wesentlichen anisotropen Ätzprozesses durchgeführt wird.
8. Verfahren nach Anspruch 7, dadurch gekenn­ zeichnet, daß ein anisotroper Ätzprozeß mit einem polymerisierendem Gaszusatz eingesetzt wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß nach Erzeugen der Teilschicht (10, 10′) eine Fototechnik-Hilfsebene (12) aufgebracht wird, welche mindestens den Ort der Gegenelektrode mit Lack abdeckt, und mit deren Hilfe störende Gebiete der Teilschicht (10, 10′) über Feldoxid (3) entfernt werden.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß auf der dritten Schicht (7) eine vierte Schicht (8) abgeschieden wird.
11. Verfahren nach Anspruch 10, dadurch gekenn­ zeichnet, daß als vierte Schicht (8) Siliziumnitrid oder Siliziumoxynidrid verwendet wird.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß nach der teilweisen, minde­ stens Teile der unterliegenden vierten Schicht (8) freilegenden Entfernung der Hilfsschicht (9) die vierte und dritte Schicht (8, 7) anisotrop und selektiv zur zweiten Schicht (6) geätzt werden.
13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß als Teilschicht (10, 10′) eine durch thermische Oxidation erzeugte Siliziumoxidschicht verwendet wird.
14. Verfahren nach Anspruch 13, dadurch gekenn­ zeichnet, daß die laterale Ausdehnung der Teilschicht (10, 10′) durch laterale Unteroxidation eingestellt wird.
15. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Teilschicht (10) durch selektive Abscheidung von polykristallinem Silizium, eines Refraktärmetalls oder eines Metallsilizids auf der zweiten Schicht (6) erzeugt wird.
16. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Teilschicht (10) durch selektive Epitaxie von polykristallinem Silizium auf der zweiten Schicht (6) erzeugt wird.
17. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Teilschicht (10) durch ganzflächige Abscheidung von silizidbildenden Metallen und einen anschließenden Silizidbildungsprozeß erzeugt wird.
DE3932683A 1989-09-29 1989-09-29 Verfahren zur herstellung eines grabenkondensators einer ein-transistor-speicherzelle in einem halbleitersubstrat mit einer selbstjustierten kondensator-gegenelektrode Withdrawn DE3932683A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE3932683A DE3932683A1 (de) 1989-09-29 1989-09-29 Verfahren zur herstellung eines grabenkondensators einer ein-transistor-speicherzelle in einem halbleitersubstrat mit einer selbstjustierten kondensator-gegenelektrode
US07/572,262 US5073515A (en) 1989-09-29 1990-08-27 Method for manufacturing a trench capacitor of a one-transistor memory cell in a semiconductor substrate with a self-aligned capacitor plate electrode
JP2260294A JPH03125471A (ja) 1989-09-29 1990-09-28 1トランジスタメモリセルの溝コンデンサの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE3932683A DE3932683A1 (de) 1989-09-29 1989-09-29 Verfahren zur herstellung eines grabenkondensators einer ein-transistor-speicherzelle in einem halbleitersubstrat mit einer selbstjustierten kondensator-gegenelektrode

Publications (1)

Publication Number Publication Date
DE3932683A1 true DE3932683A1 (de) 1991-04-11

Family

ID=6390559

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3932683A Withdrawn DE3932683A1 (de) 1989-09-29 1989-09-29 Verfahren zur herstellung eines grabenkondensators einer ein-transistor-speicherzelle in einem halbleitersubstrat mit einer selbstjustierten kondensator-gegenelektrode

Country Status (3)

Country Link
US (1) US5073515A (de)
JP (1) JPH03125471A (de)
DE (1) DE3932683A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5256588A (en) * 1992-03-23 1993-10-26 Motorola, Inc. Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell
US5674769A (en) * 1996-06-14 1997-10-07 Siemens Aktiengesellschaft Process for forming deep trench DRAMs with sub-groundrule gates
US6066525A (en) * 1998-04-07 2000-05-23 Lsi Logic Corporation Method of forming DRAM capacitor by forming separate dielectric layers in a CMOS process
US6682982B1 (en) 2002-10-03 2004-01-27 Taiwan Semiconductor Manufacturing Company Process method for 1T-SRAM

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3414057A1 (de) * 1983-04-15 1984-10-18 Hitachi Ltd Halbleiter-speichervorrichtung und verfahren zu deren herstellung
US4752819A (en) * 1984-07-25 1988-06-21 Hitachi Ltd. Semiconductor integrated circuit device having a carrier trapping trench arrangement
DE3837762A1 (de) * 1987-11-09 1989-05-24 Mitsubishi Electric Corp Halbleitereinrichtung mit einem isolationsoxidfilm und herstellungsverfahren

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4045783A (en) * 1976-04-12 1977-08-30 Standard Microsystems Corporation Mos one transistor cell ram having divided and balanced bit lines, coupled by regenerative flip-flop sense amplifiers, and balanced access circuitry
JPS54121080A (en) * 1978-03-13 1979-09-19 Nec Corp Semiconductor device
JPS59191374A (ja) * 1983-04-15 1984-10-30 Hitachi Ltd 半導体集積回路装置
JPS615572A (ja) * 1984-06-20 1986-01-11 Hitachi Ltd 半導体集積回路装置
JPS61179568A (ja) * 1984-12-29 1986-08-12 Fujitsu Ltd 半導体記憶装置の製造方法
JPS61166157A (ja) * 1985-01-18 1986-07-26 Hitachi Ltd 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3414057A1 (de) * 1983-04-15 1984-10-18 Hitachi Ltd Halbleiter-speichervorrichtung und verfahren zu deren herstellung
US4752819A (en) * 1984-07-25 1988-06-21 Hitachi Ltd. Semiconductor integrated circuit device having a carrier trapping trench arrangement
DE3837762A1 (de) * 1987-11-09 1989-05-24 Mitsubishi Electric Corp Halbleitereinrichtung mit einem isolationsoxidfilm und herstellungsverfahren

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
- US-Z: CHEN, Paul-Ling *
- US-Z: Isolation Merged Stacked Dynamic Random- Access Memory Cell. In: IBM Techical Disclosure Bulletin, Vol.31, No.7, Dec. 1988, S.39-42 *
- US-Z: Methods of Perventing Excessive Oxidation ofPolysilicon Fill in Semiconductor Devices. In: IBMTechnical Disclosure Bulletin, Vol.30, No.10,March1988, S.156-158 *
et.al.: A Double-Epitaxial Process for High-Density DRAM Trench-Capacitor Isolation. In: IEEE Journal Electron Devices Lett.Vol. EDL-8, No.11, Nov. 1987, S.550-552 *
et.al.: An Experimental16-Mbit CMOS DRAM Chip with a 100-MHz Serial READ/WRITE Mode. In: IEEE Journal of Solid-State Circu-its, Vol.24, No.3, June 1982 *
US-Z:WATANABE, Shigeyoshi *

Also Published As

Publication number Publication date
JPH03125471A (ja) 1991-05-28
US5073515A (en) 1991-12-17

Similar Documents

Publication Publication Date Title
DE102006049158B4 (de) Transistor, Speicherzellenfeld und Verfahren zur Herstellung eines Transistors
DE4221511C2 (de) Verfahren zum Bilden von Bitstellenleitungen auf einem Halbleiterwafer
DE4318660C2 (de) Halbleitereinrichtung und Herstellungsverfahren dafür
DE4220497A1 (de) Halbleiterspeicherbauelement und verfahren zu dessen herstellung
DE4201506C2 (de) Verfahren zur Herstellung von DRAM-Speicherzellen mit Stapelkondensatoren mit Flossenstruktur
DE4341698B4 (de) Halbleiterbauelement mit einem Speicherkondensator und Verfahren zu dessen Herstellung
DE4316503A1 (de) Verfahren zur Herstellung einer beerdigten Bitleiteranordnung von Speicherzellen
DE4007604C2 (de)
DE102005009019B4 (de) Transistoranordnung mit Gate-Spacerstrukturen und Verfahren zu deren Herstellung
DE19848782A1 (de) Verfahren zum Herstellen eines Dram-Zellenkondensators
EP0987753A2 (de) Gestapelter DRAM-Flossenkondensator und Verfahren zur Herstellung desselben
DE4232621C1 (de) Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur
EP1125328B1 (de) Verfahren zur herstellung einer dram-zellenanordnung
EP1161770A1 (de) Dram-zellenanordnung und verfahren zu deren herstellung
DE4210855A1 (de) Speicherelement fuer einen dram und herstellungsverfahren fuer einen dram
DE10109564A1 (de) Grabenkondensator und Verfahren zu seiner Herstellung
DE4113999C2 (de) Halbleitereinrichtung und Herstellungsverfahren für eine Halbleitereinrichtung
WO2000019528A9 (de) Dram-zellenanordnung und verfahren zu deren herstellung
DE102005001904A1 (de) Halbleiterspeicher, Halbleiterbauteil und Verfahren zu deren Herstellung
DE10314595B4 (de) Verfahren zur Herstellung von Transistoren unterschiedlichen Leitungstyps und unterschiedlicher Packungsdichte in einem Halbleitersubstrat
EP0954030A1 (de) Verfahren zur Herstellung eines Kondensators für eine Halbleiter-Speicheranordnung
DE19620185A1 (de) Verfahren zur Herstellung eines Kondensators einer Halbleitereinrichtung
DE3932683A1 (de) Verfahren zur herstellung eines grabenkondensators einer ein-transistor-speicherzelle in einem halbleitersubstrat mit einer selbstjustierten kondensator-gegenelektrode
DE4223878C2 (de) Herstellverfahren für eine Halbleiterspeicheranordnung
DE10358556B4 (de) Ausbildung selbstjustierender Kontakte unter Verwendung von Doppelten-SiN-Abstandschichten

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8139 Disposal/non-payment of the annual fee