DE19848782A1 - Verfahren zum Herstellen eines Dram-Zellenkondensators - Google Patents

Verfahren zum Herstellen eines Dram-Zellenkondensators

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Abstract

Ein verbessertes Verfahren zum Herstellen eines DRAM-Zellenkondensators zum Verhindern einer Fehlausrichtung zwischen einem Speicherelektrodenkontaktloch und einer Speicherelektrode wird offenbart. Eine Bitleitung (110) wird auf einer ersten Isolierschicht (108) auf einem Halbleitersubstrat (100) ausgebildet. Eine zweite Isolierschicht (116) wird auf der ersten Isolierschicht (108) einschließlich der Bitleitung (110) ausgebildet. Eine erste und zweite Materialschicht werden nacheinander auf der zweiten Isolierschicht (116) mit einer dazwischenliegenden Isolierschicht (120) ausgebildet. Eine Maskenstruktur wird auf der zweiten Materialschicht ausgebildet, um einen Speicherelektrodenausbildungsbereich abzugrenzen. Die zweite Materialschicht, die dritte Isolierschicht (120), die erste Materialschicht, die zweite Isolierschicht (116) und die erste Isolierschicht (108) werden nacheinander unter Verwendung der Maskenstruktur geätzt, wodurch ein Kontaktloch ausgebildet wird. Dabei verringert sich ein Durchmesser der Öffnung aufgrund eines während des Ätzens der ersten Materialschicht gebildeten Polymers. Nachdem das Kontaktloch mit einer Leiterschicht aufgefüllt ist, wird die zweite Materialschicht einschließlich der Leiterschicht eben geätzt, um den Oberflächenteil der dritten Isolierschicht (120) freizulegen. Nachdem die dritte Isolierschicht (120) unter Verwendung der ersten Materialschicht als eine Ätzstoppschicht entfernt ist, wird die Speicherelektrode (126a), die mit ...

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauteils, insbesondere ein Verfahren zum Herstellen eines DRAM-Zellenkondensators.
Mit der neuerlichen Zunahme der Integrationsdichte von DRAM's (dynamischen Direktzugriffsspeichern) wurde das Verfahren zum Herstellen eines Kondensators mit hoher Kapazität kompliziert und schwierig. Ebenfalls nimmt die Möglichkeit einer Fehlausrichtung zwischen einem Speicherelektrodenkontaktloch und der Speicherelektrode mehr und mehr zu. D.h., während der Durchmesser des Speicherelektrodenkontaktlochs verringert werden muß, um auf eine immer kleiner werdende Fläche zu passen, muß der Oberflächenbereich des Kondensators vergrößert werden, um eine hohe Kapazität zu erreichen.
Insbesondere verwenden mehrere Verfahren ein HSG (Hemi- Spherical Grain = halbrundes Korn), um die Oberfläche der Speicherelektrode zu vergrößern. Jedoch ist es bei diesem Verfahren notwendig, daß jede Speicherelektrode Platz benötigt, wenn die Speicherelektrode ausgebildet wird. Wenn andererseits das HSG abgeschieden wird, um auf dem Kondensator aufzuwachsen, haftet die Speicherelektrode an Nachbarelektroden und dies führt zu Doppel-Bit-Fehlern und Mehrfach-Bit-Fehlern.
Folglich verringert sich ein Überlapp-Grenzbereich zwischen dem Speicherelektrodenkontaktloch und der Speicherelektrode, so daß ein in dem Speicherelektrodenkontaktloch ausgebildetes Polysilicium während des Ätzens des Polysiliciums des Speichergates ebenfalls geätzt wird. Falls das Ausmaß des Anätzens ernsthaft wird, tritt das Problem des Kapazitätsabfalls auf.
Es ist daher Aufgabe der Erfindung, ein Verfahren zum Herstellen eines DRAM-Zellenkondensators vorzusehen, um den Überlapp-Grenzbereich zwischen dem Speicherelektrodenkontaktloch und der Speicherelektrode zu erhöhen.
Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen Merkmale gelöst.
Dabei soll mit dem Verfahren weiterhin eine Fehlausrichtung zwischen dem Speicherelektrodenkontaktloch und der Speicherelektrode verhindert werden, indem der Prozeß des Ausbildens des Speicherelektrodenkontaktlochs mit dem Prozeß des Ausbildens der Speicherelektrode verbunden bzw. vereinigt wird.
Zur Lösung der Aufgabe wird ein Verfahren zum Herstellen eines DRAM-Zellenkondensators vorgesehen, das die Schritte aufweist: Ausbilden einer ersten Isolierschicht auf einem Halbleitersubstrat, in dem Gate-Elektroden ausgebildet sind; Ausbilden einer Bitleitung auf der ersten Isolierschicht; Ausbilden einer zweiten Isolierschicht auf der ersten Isolierschicht einschließlich der Bitleitung; Aufeinanderfolgendes Ausbilden einer ersten Materialschicht und einer zweiten Materialschicht auf der zweiten Isolierschicht mit einer zwischen der ersten Materialschicht und der zweiten Materialschicht liegenden dritten Isolierschicht, wobei die erste und zweite Materialschicht bezüglich der Isolierschicht ein Ätzselektivitätsverhältnis aufweisen; Ausbilden einer Maskenstruktur auf der zweiten Materialschicht, um eine Speicherelektrode abzugrenzen; Aufeinanderfolgendes Ätzen der zweiten Materialschicht, der dritten Isolierschicht, der ersten Materialschicht, der zweiten Isolierschicht und der ersten Isolierschicht unter Verwendung der Maskenstruktur, um ein Kontaktloch für eine Speicherelektrode auszubilden; Entfernen der Maskenstruktur; Auffüllen des Kontaktlochs mit einer Leiterschicht; Planarisierungsätzen der zweiten Materialschicht, einschließlich der Leiterschicht, um einen Oberflächenteil der dritten Isolierschicht freizulegen; und Entfernen der dritten Isolierschicht unter Verwendung der ersten Materialschicht als eine Ätzstoppschicht, um die Speicherelektrode auszubilden, die mit dem Halbleitersubstrat elektrisch verbunden ist.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Dabei umfaßt das Verfahren beim Schritt des Ausbildens des Kontaktlochs weiterhin die Schritte: Ätzen der zweiten Materialschicht unter Verwendung der Maskenstruktur als eine Maske, um den Oberflächenteil der dritten Isolierschicht freizulegen und um dadurch mindestens eine erste Öffnung auszubilden; Ätzen der dritten Isolierschicht unter Verwendung der ersten Materialschicht als eine Ätzstoppschicht; Ätzen der ersten Materialschicht, um mindestens eine zweite Öffnung auszubilden, wobei sich auf den Seitenwänden der zweiten Öffnung ein Polymer ausbildet und wobei ein tiefer gelegener Bereich der zweiten Öffnung einen kleineren Durchmesser als die erste Öffnung aufweist; und nacheinander Ätzen der zweiten und der ersten Isolierschicht.
Beim bevorzugten Ausführungsbeispiel weist das Verfahren zum Herstellen eines DRAM-Zellenkondensators weiterhin das Entfernen der ersten Materialschicht auf beiden Seiten der Speicherelektrode nach dem Entfernen der dritten Isolierschicht auf.
Weiterhin wird eine Leiterschicht auf der ersten Materialschicht einschließlich der Speicherelektrode ausgebildet und ein anisotropes Ätzen der Leiterschicht und der ersten Materialschicht, die darunter angeordnet ist, ausgeführt, um eine Oberfläche der zweiten Isolierschicht freizulegen und um dadurch einen Speicherelektrodenabstandshalter auszubilden.
Unter Verwendung der Maskenstruktur werden die zweite Materialschicht, die dritte Isolierschicht, die erste Materialschicht, die zweite Isolierschicht und die erste Isolierschicht nacheinander geätzt, um einen Speicherelektrodenausbildungsbereich abzugrenzen, um dadurch das Kontaktloch auszubilden, welches mit dem Speicherelektrodenanschlußpunkt verbunden ist. Zu diesem Zeitpunkt verringert sich der Durchmesser der Öffnung aufgrund des während des Ätzens der ersten Materialschicht ausgebildeten Polymers. Nachdem das Kontaktloch mit einer Leiterschicht aufgefüllt ist, wird die dritte Isolierschicht entfernt. Folglich wird die Speicherelektrode, die mit dem Halbleitersubstrat elektrisch verbunden ist, ausgebildet.
Gemäß dem obigen Verfahren des Herstellens eines Halbleiterbauteils kann durch das Verbinden des Prozesses des Ausbildens des Speicherelektrodenkontaktlochs mit dem Prozeß des Ausbildens der Speicherelektrode die Anzahl der Photolithographieprozesse verringert werden. Ebenfalls werden der Speicherelektrodenanschluß und die Speicherelektrode gleichzeitig ausgebildet. Daher können der Überlapp-Grenzbereich zwischen dem Speicherelektrodenkontaktloch und der Speicherelektrode erhöht werden und folglich wird eine Fehlausrichtung zwischen dem Speicherelektrodenkontaktloch und der Speicherelektrode verhindert.
Die Erfindung wird nachstehend anhand der Figuren näher erläutert. Es zeigen:
Fig. 1A bis 1F Ablaufdiagramme, die aufeinanderfolgend ein Verfahren zum Herstellen eines DRAM-Zellenkondensators gemäß dem bevorzugten Ausführungsbeispiel der Erfindung darstellen, wobei die Ablaufdiagramme Querschnittsansichten längs einer Richtung parallel zur Zellwortleitung darstellen, und
Fig. 2A bis 2F Ablaufdiagramme, die aufeinanderfolgend das Verfahren zum Herstellen eines DRAM-Zellenkondensators gemäß dem bevorzugten Ausführungsbeispiel der Erfindung darstellen, wobei die Ablaufdiagramme Querschnittsansichten längs einer Richtung parallel zur Bitleitung sind.
Ein Ausführungsbeispiel der Erfindung wird nun unter Bezugnahme auf die Fig. 1 und 2 beschrieben.
Gemäß Fig. 1A und 2A wird ein Bauteilisolationsbereich 102 auf einem Halbleitersubstrat 100 ausgebildet, um darauf einen aktiven und inaktiven Bereich abzugrenzen. Zellentransistoren einschließlich Gate-Elektrodenschichten 104a-104d und einem Source-/Drain-Bereich (nicht dargestellt) werden auf dem Halbleitersubstrat 100 ausgebildet.
Die Gate-Elektrodenschichten 104a-104d schließen eine Leiterschichtstruktur, die z. B. aus Polysilicium hergestellt ist, und eine Gate-Isolierschicht mit einem Ätzselektivitätsverhältnis zu einer ersten Isolierschicht 108, die in einem nachfolgenden Prozeß ausgebildet wird, ein. D.h., die Leiterschichtstruktur und die Isolierschicht weisen relativ zueinander während des Ätzens in Abhängigkeit von dem verwendeten Ätzmittel unterschiedlich hohe Ätzgeschwindigkeiten auf. Die Gate-Isolierschicht, die z. B. aus einer Siliciumnitridschicht (SiN) ausgebildet ist, wird ausgebildet, um die Leiterstruktur zu bedecken. Die Siliciumnitridschicht und die obere Schicht der Gate- Elektrodenschichten 104a-104d wirken während eines nachfolgenden Prozesses zum Ausbilden eines Kontaktlochs als eine Ätzstoppschicht.
Eine Bitleitungskontaktstelle 106a und eine Speicherelektrodenkontaktstelle 106b sind jeweils aus einer Leiterschicht auf dem Halbleitersubstrat 100 ausgebildet. Die Speicherelektrodenkontaktstelle 106b ist zwischen den Gate-Elektrodenschichten 104a-104d angeordnet.
Die erste Isolierschicht 108, die z. B. aus einer Oxidschicht mit einer flachen Oberfläche hergestellt ist, wird auf dem Halbleitersubstrat 100 einschließlich der Kontaktstellen 106a, 106b ausgebildet. Eine Bitleitung 110 ist auf der ersten Isolierschicht 108 ausgebildet. Eine zweite Isolierschicht mit einer flachen Oberfläche ist auf der ersten Isolierschicht 108 einschließlich der Bitleitung 110 ausgebildet.
Zu diesem Zeitpunkt kann weiterhin eine Isolierschicht 113, die z. B. aus Siliciumnitrid hergestellt ist, auf der zweiten Isolierschicht 116 ausgebildet werden. Die obige Isolierschicht 113 ist zwischen einer Oxidschicht 112 und einer Oxidschicht 114 angeordnet. Die Oxidschicht 114 auf dem Siliciumnitrid 113 wirkt als eine Ätzstopp-Schicht, wenn ein Abstandshalter aus Polymer während des Ätzens ausgebildet wird. Die Oxidschicht 114 verhindert ebenfalls, daß das Siliciumnitrid 113 freigelegt wird. D.h., wenn das HSG wächst, verhindert das Siliciumnitrid 114, daß der HSG-Keim auf der Speicherelektrode ausgebildet wird.
Gemäß Fig. 1B und 2B wird eine erste Materialschicht 118 auf der zweiten Isolierschicht 116 ausgebildet. Die erste Materialschicht 118 ist eine Schicht aus einem Material, welches während eines nachfolgenden Ätzprozesses zum Ausbilden einer zweiten Öffnung 118a Polymer entstehen läßt. Die erste Materialschicht 118 wird z. B. aus einem Material hergestellt, das aus einer Gruppe von dotierten Polysilicium oder Siliciumnitrid ausgewählt wird.
Auf der ersten Materialschicht 118 werden nacheinander eine dritte Isolierschicht 120 und eine zweite Materialschicht 122 ausgebildet. Die dritte Isolierschicht 120, die z. B. aus einer Oxidschicht hergestellt ist, weist die gleiche Dicke wie die Speicherelektrode auf oder ist dicker. Die Dicke der dritten Isolierschicht 120 kann in Abhängigkeit von der gewünschten Kapazität des Zellenkondensators verändert werden. Vorzugsweise wird die dritte Isolierschicht 120 mit einer Dicke im Bereich von 8000 bis 12 000 Ångstrom ausgebildet. Die zweite Materialschicht 122 ist z. B. aus der Gruppe ausgewählt, die aus Polysilicium oder Siliciumnitrid besteht.
Vorzugsweise werden die erste Materialschicht 118 und die zweite Materialschicht 122 mit einer Dicke im Bereich von 500 bis 1500 Ångstrom ausgebildet.
Eine Maskenstruktur 124, die z. B. aus einer Photolackstruktur hergestellt ist, wird auf der zweiten Materialschicht 118 ausgebildet, um die Speicherelektrode auszubilden. Von oben gesehen ist vorzugsweise ein durch die Maskenstruktur 124 abgegrenzter Bereich so ausgebildet, daß die Breite in Richtung der Bitleitung (a) größer ist, als die Breite in Richtung (b) der Wortleitung. Unter Verwendung der Maskenstruktur 124 werden nacheinander die zweite Materialschicht 122, die dritte Isolierschicht 120, die erste Materialschicht 118, die zweite Isolierschicht 116 und die erste Isolierschicht 108 geätzt. Wie dies in Fig. 1C und 2C dargestellt ist wird folglich ein Kontaktloch 125 ausgebildet, um gleichzeitig den Speicherelektrodenanschluß bzw. -verschluß und die Speicherelektrode auszubilden.
Im Detail wird zuerst die zweite Materialschicht 122 unter Verwendung der Maskenstruktur 124 als eine Maske geätzt, um die Oberfläche der dritten Isolierschicht 120 freizulegen. Dadurch wird zumindest eine erste Öffnung 122a ausgebildet. Die dritte Isolierschicht 120 wird geätzt, um unter Verwendung der ersten Materialschicht 118 als eine Ätzstoppschicht ein vertikales Profil auszubilden. Dabei verhindert die zweite Materialschicht 122, daß der Durchmesser der ersten Öffnung 122a zunimmt, wenn die dritte Isolierschicht 120 geätzt wird. Mit anderen Worten, wenn die zweite Materialschicht 122 aus einem Material hergestellt ist, welches die gleiche Ätzselektivität wie die dritte Isolierschicht 120 aufweist, hat die dritte Isolierschicht 120 eine Öffnung, welche den gleichen Durchmesser wie die erste Öffnung 122a aufweist.
Unter Verwendung der Maskenstruktur 124 wird mindestens eine zweite Öffnung 118a durch Ätzen der ersten Materialschicht 118 ausgebildet. Dabei wird die erste Materialschicht 118 unter Bildung eines Polymers geätzt. Das Polymer entsteht durch Ätzen der ersten Materialschicht 118 unter Verwendung eines Ätzgases, einschließlich Fluor. Das Ätzgas besteht aus mindestens einem Gas aus der Gruppe CHF3 und CF4. Das Polymer wird an beiden Seitenwänden der zweiten Öffnung 118a ausgebildet, wenn die erste Materialschicht 118 nach obigen Verfahren geätzt wird. Dadurch weist ein unterer Bereich der zweiten Öffnung 118a einen kleineren Durchmesser als die erste Öffnung 122a auf.
Unter Verwendung der Maskenstruktur 124 werden die zweite Isolierschicht 114 und die erste Isolierschicht 112 nacheinander geätzt, um ein Kontaktloch 125 auszubilden. Wenn die zweite Isolierschicht 114 und die erste Isolierschicht 112 geätzt werden, werden die Kontaktstellen 106a, 106b als Ätzstoppschichten verwendet. Falls eine Fehlausrichtung bzw. Dejustierung auftritt, wird eine Siliciumnitridschicht, die die Gate-Elektrodenschichten 104a-104d bedeckt, ebenfalls als eine Ätzstoppschicht verwendet.
Wie dies in den Fig. 1D und 2D dargestellt ist, wird, nachdem die Maskenstruktur 124 entfernt ist, das Kontaktloch 125 mit einer Leiterschicht 126 aufgefüllt. Die Leiterschicht 126 wird z. B. aus dotiertem Polysilicium hergestellt. Die zweite Materialschicht 122 einschließlich der Leiterschicht 126 werden eben bzw. plan geätzt, bis der Oberflächenteil der dritten Isolierschicht 120 freigelegt ist. Das Planarisierungsätzen wird entweder durch einen Rückätzprozeß oder einem CMP-Prozeß (chemisch-mechanischen Polierprozeß) ausgeführt.
Die aus einer Oxidschicht hergestellte dritte Isolierschicht 120 wird z. B. mit einem Naß-Ablösungsprozeß (Strip-Prozeß) entfernt. Die dritte Isolierschicht 120 kann vollständig entfernt werden, weil die aus Polysilicium hergestellte erste Materialschicht 118 darunter abgeschieden ist. D.h., wenn die dritte Isolierschicht 120 entfernt wird, wird die erste Materialschicht 118 als eine Ätzstoppschicht verwendet. Wie dies in den Fig. 1E und 2E dargestellt ist, werden die Speicherelektrode 126a und das Speicherelektrodenkontaktloch 126b gleichzeitig ausgebildet, wenn die dritte Isolierschicht 120 entfernt wird. In dem nachfolgenden Prozeß kann die erste Materialschicht 118 durch anisotropes Ätzen, z. B. mit einem Rückätzprozeß, entfernt werden, um den Oberflächenteil der zweiten Isolierschicht 116 an beiden Seitenwänden der Speicherelektrode 126a freizulegen. Falls die erste Materialschicht 118 aus einer Leiterschicht hergestellt ist, muß die erste Materialschicht 118 entfernt werden. Dabei wird die zweite Isolierschicht 116 als eine Ätzstoppschicht verwendet.
Alternativ wird beim nachfolgenden Prozeß die Leiterschicht, die z. B. aus dotiertem Polysilicium hergestellt ist, auf der ersten Materialschicht 118 einschließlich der Speicherelektrode 126a ausgebildet. Die Dicke der obigen Leiterschicht hängt von dem Raum zwischen den Speicherelektroden 126a ab, insbesondere wird er in einem Bereich festgelegt, so daß zwischen den Speicherelektroden 126a keine Brücke ausgebildet wird, wenn das HSG auf der Speicherelektrode 126a aufwächst. Wie dies in den Fig. 1F und 2F dargestellt ist, wird die obige Leiterschicht durch anisotropes Ätzen, wie z. B. Rückätzen, geätzt und folglich der Speicherelektrodenabstandshalter 127 (Poly-Abstandshalter) auf beiden Seitenwänden der Speicherelektrode 126a ausgebildet. Dabei wird die zweite Isolierschicht 116 als eine Ätzstoppschicht verwendet.
Der Speicherelektrodenabstandshalter 127 wird vorgesehen, um einen Oberflächenbereich der Speicherelektrode 126a zu vergrößern. Dadurch wird die Zellenkapazität erhöht. Der Speicherelektrodenabstandshalter 127 wird ebenfalls vorgesehen, um die Stufenbedeckung zu verbessern, wenn ein dielektrischer Film für den Kondensator und ein Plattenpolysilicium im nachfolgenden Prozeß abgeschieden werden.
Alternativ kann im nachfolgenden Prozeß das HSG weiterhin auf der Oberfläche der Speicherelektrode 126a oder auf der Oberfläche der Speicherelektrode 126a einschließlich dem Speicherelektrodenabstandshalter 127 aufgewachsen werden, um deren Oberflächenbereich weiter zu vergrößern. Die Ausbildung von HSG-Siliciumschichten wird zum Beispiel in der "A New Cylindrical Capacitor Using Hemispherical Grained Si (HSG-Si) for 256 Mb DRAMS", IDEM 92-259, IEEE 1992, Seiten 259-262, von H. Watanabe et al. beschrieben, auf die hiermit Bezug genommen und auf die verwiesen wird.
Die Erfindung kann nicht nur bei einem Verfahren zum Herstellen eines DRAM-Zellenkondensators verwendet werden, sondern ebenfalls generell bei einem Verfahren zum Herstellen einer Kontaktverbindungsstelle bzw. eines Kontaktflecks an der Oberseite eines Kontaktlochs.

Claims (16)

1. Verfahren zum Herstellen eines DRAM-Zel­ lenkondensators, das die Schritte aufweist:
Ausbilden einer ersten Isolierschicht (108) auf einem Halbleitersubstrat (100), in dem eine Gate-Elektrode (104a-d) ausgebildet ist;
Ausbilden einer Bitleitung (110) auf der ersten Isolierschicht (108);
Ausbilden einer zweiten Isolierschicht (116) auf der ersten Isolierschicht (108) einschließlich der Bitleitung (110);
Aufeinanderfolgendes Ausbilden einer ersten Materialschicht (118) und einer zweiten Materialschicht (122) auf der zweiten Isolierschicht (116) mit einer dazwischenliegenden dritten Isolierschicht (120), wobei die erste und zweite Materialschicht (118, 122) bezüglich der zweiten und dritten Isolierschicht (116, 120) ein Ätzselektivitätsverhältnis aufweist;
Ausbilden einer Maskenstruktur (124) auf der zweiten Materialschicht (122), um eine Speicherelektrode abzugrenzen;
Aufeinanderfolgendes Ätzen der zweiten Materialschicht (122), der dritten Isolierschicht (120), der ersten Materialschicht (118), der zweiten Isolierschicht (116) und der ersten Isolierschicht (108) unter Verwendung der Maskenstruktur (124), um ein Kontaktloch (125) für eine Speicherelektrode auszubilden;
Entfernen der Maskenstruktur (124);
Auffüllen des Kontaktlochs (125) mit einer Leiterschicht (126);
Planarisierungsätzen der zweiten Materialschicht (122), einschließlich der Leiterschicht (126), um einen Oberflächenteil der dritten Isolierschicht (120) freizulegen; und
Entfernen der dritten Isolierschicht (120) unter Verwendung der ersten Materialschicht (118) als eine Ätzstoppschicht, um die Speicherelektrode (126a) auszubilden, die mit dem Halbleitersubstrat (100) elektrisch verbunden ist.
2. Verfahren gemäß Anspruch 1, bei dem die Gate-Elektrode (104a-d) ein Leitermuster und eine Gate-Isolierschicht, die ein Ätzselektivitätsverhältnis aufweist und die Leiterstruktur bedeckt, aufweist.
3. Verfahren gemäß Anspruch 2, bei dem die Gate-Isolierschicht aus einer Siliciumnitridschicht hergestellt ist.
4. Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem die dritte Isolierschicht (120) die gleiche Dicke wie die Speicherelektrode (126a) aufweist.
5. Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem die dritte Isolierschicht (120) eine Dicke von 8000 bis 12 000 Ångstrom aufweist.
6. Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem sowohl die erste als auch die zweite Materialschicht (118, 122) aus einem Material der Gruppe hergestellt ist, die Polysilicium und Siliciumnitrid einschließt.
7. Verfahren gemäß einem der Ansprüche 1 bis 6, bei dem sowohl die erste als auch die zweite Materialschicht (118, 122) eine Dicke von 500 bis 1500 Ångstrom aufweist.
8. Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem der Schritt des Ausbildens des Kontaktlochs (125) die Schritte aufweist:
Ätzen der zweiten Materialschicht (122) unter Verwendung der Maskenstruktur (124) als eine Maske, um den Oberflächenteil der dritten Isolierschicht (120) freizulegen und um dadurch mindestens eine erste Öffnung (122a) auszubilden;
Ätzen der dritten Isolierschicht (120) unter Verwendung der ersten Materialschicht (118) als eine Ätzstoppschicht;
Ätzen der ersten Materialschicht (118) bei einer Prozeßbedingung, bei der ein Polymer ausgebildet wird, um mindestens eine zweite Öffnung (118a) mit einem im Vergleich zur ersten Öffnung (122a) relativ kleineren Öffnung auszubilden; und
Nacheinander Ätzen der zweiten und der ersten Isolierschicht (108, 116)
9. Verfahren gemäß Anspruch 8, bei dem das Polymer durch Ätzen der ersten Materialschicht (118) unter Verwendung eines Ätzgases, das Fluor einschließt, ausgebildet wird.
10. Verfahren gemäß Anspruch 9, bei dem das Ätzgas zu mindestens ein Gas der Gruppe CHF3 und CF3 aufweist.
11. Verfahren gemäß einem der Ansprüche 8 bis 10, bei dem die zweite Materialschicht (122) aus einem Material hergestellt ist, das bezüglich der dritten Isolierschicht (120) ein Ätzselektivitätsverhältnis aufweist, und bei dem die dritte Isolierschicht (120) eine Öffnung aufweist, die den gleichen Durchmesser wie die erste Öffnung (122a) aufweist.
12. Verfahren gemäß einem der Ansprüche 1 bis 11, bei dem der Schritt des Planarisierungsätzens der zweiten Materialschicht (122) entweder durch einen Rückätzprozeß oder einen chemisch-mechanischen Polierprozeß (CMP-Prozeß) ausgeführt wird.
13. Verfahren gemäß einem der Ansprüche 1 bis 12, das nach dem Entfernen der dritten Isolierschicht (120) weiterhin das Entfernen der ersten Materialschicht (118) auf beiden Seiten der Speicherelektrode (126a) einschließt.
14. Verfahren gemäß Anspruch 13, bei dem der Schritt des Entfernens der ersten Materialschicht (118) durch anisotropes Ätzen ausgeführt wird.
15. Verfahren gemäß einem der Ansprüche 1 bis 14, das weiterhin das Ausbilden einer Leiterschicht auf der ersten Materialschicht (118) einschließlich der Speicherelektrode (126a) und das anisotrope Ätzen der Leiterschicht und der ersten Materialschicht (118), die darunter angeordnet ist, aufweist, um eine obere Seite der zweiten Materialschicht (122) freizulegen und um dadurch einen Speicherelektrodenabstandshalter (127) auszubilden.
16. Verfahren gemäß Anspruch 15, bei dem der Speicherelektrodenabstandshalter (127) vorgesehen wird, um einen Oberflächenbereich der Speicherelektrode (126a) zu vergrößern.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100279298B1 (ko) * 1998-07-02 2001-02-01 윤종용 반도체 메모리 장치의 제조 방법 및 그 구조
KR100583121B1 (ko) * 2000-06-29 2006-05-24 주식회사 하이닉스반도체 반도체소자의 금속배선 콘택홀 제조방법
KR100343653B1 (ko) * 2000-09-22 2002-07-11 윤종용 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법
KR100356775B1 (ko) * 2000-12-11 2002-10-18 삼성전자 주식회사 2중층의 캐핑 패턴을 사용하여 반도체 메모리소자를형성하는 방법 및 그에 의해 형성된 반도체 메모리소자
KR20030002896A (ko) * 2001-06-30 2003-01-09 주식회사 하이닉스반도체 캐패시터의 제조 방법
US20030146492A1 (en) * 2002-02-05 2003-08-07 International Business Machines Corporation Nitride etchstop film to protect metal-insulator-metal capacitor dielectric from degradation and method for making same
US20030197215A1 (en) * 2002-02-05 2003-10-23 International Business Machines Corporation A dual stacked metal-insulator-metal capacitor and method for making same
KR20040002219A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
DE10232938B4 (de) * 2002-07-19 2005-05-04 Infineon Technologies Ag Verfahren zur Herstellung einer vergrabenen Bitleitung für einen Halbleiterspeicher
KR100434511B1 (ko) * 2002-08-12 2004-06-05 삼성전자주식회사 다마신 배선을 이용한 반도체 소자의 제조방법
US20040087153A1 (en) * 2002-10-31 2004-05-06 Yan Du Method of etching a silicon-containing dielectric material
JP4543392B2 (ja) * 2005-11-01 2010-09-15 エルピーダメモリ株式会社 半導体装置の製造方法
US7748283B2 (en) * 2007-02-16 2010-07-06 Whatman, Inc. Controlled transfer biological sample collection devices and methods of using such devices
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
KR102271773B1 (ko) * 2014-09-16 2021-07-01 삼성전자주식회사 반도체 소자 제조 방법
CN112582261B (zh) * 2019-09-27 2022-03-08 长鑫存储技术有限公司 存储器节点接触窗的制作方法
CN112995450A (zh) * 2019-12-16 2021-06-18 中芯集成电路（宁波）有限公司 成像模组及其制造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0369162A (ja) * 1989-08-08 1991-03-25 Nec Corp 半導体装置の製造方法
EP0416809A3 (en) * 1989-09-08 1991-08-07 American Telephone And Telegraph Company Reduced size etching method for integrated circuits
US5623243A (en) 1990-03-20 1997-04-22 Nec Corporation Semiconductor device having polycrystalline silicon layer with uneven surface defined by hemispherical or mushroom like shape silicon grain
US5366917A (en) 1990-03-20 1994-11-22 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
TW209253B (de) 1990-09-21 1993-07-11 Nidden Aneruba Kk
JP2679433B2 (ja) 1991-03-14 1997-11-19 日本電気株式会社 多結晶シリコン膜の形成方法
JP2508948B2 (ja) 1991-06-21 1996-06-19 日本電気株式会社 半導体装置の製造方法
US5155657A (en) * 1991-10-31 1992-10-13 International Business Machines Corporation High area capacitor formation using material dependent etching
US5474949A (en) * 1992-01-27 1995-12-12 Matsushita Electric Industrial Co., Ltd. Method of fabricating capacitor or contact for semiconductor device by forming uneven oxide film and reacting silicon with metal containing gas
EP0553791A1 (de) 1992-01-31 1993-08-04 Nec Corporation Kondensatorelektrode für DRAM und Verfahren zu ihrer Herstellung
KR960002097B1 (ko) 1992-02-28 1996-02-10 삼성전자주식회사 반도체장치의 커패시터 제조방법
JPH06188385A (ja) 1992-10-22 1994-07-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR940016805A (ko) * 1992-12-31 1994-07-25 김주용 반도체 소자의 적층 캐패시터 제조 방법
JP2682386B2 (ja) 1993-07-27 1997-11-26 日本電気株式会社 半導体装置の製造方法
JP2658824B2 (ja) 1993-08-31 1997-09-30 日本電気株式会社 半導体装置の製造方法
JP2658840B2 (ja) 1993-12-01 1997-09-30 日本電気株式会社 プロセスシミュレータおよびこれを用いたｃｖｄ装置およびプロセスシミュレーション方法
JPH07161931A (ja) 1993-12-02 1995-06-23 Nec Corp 半導体装置の製造方法
JP2727981B2 (ja) 1993-12-27 1998-03-18 日本電気株式会社 凸凹アモルファスシリコン膜および凸凹ポリシリコン膜の形成方法
KR0138317B1 (ko) * 1994-08-31 1998-04-28 김광호 반도체장치 커패시터 제조방법
JP2643870B2 (ja) * 1994-11-29 1997-08-20 日本電気株式会社 半導体記憶装置の製造方法
JP2679671B2 (ja) * 1995-03-30 1997-11-19 日本電気株式会社 半導体記憶装置の容量素子の製造方法
JP2728025B2 (ja) 1995-04-13 1998-03-18 日本電気株式会社 半導体装置の製造方法
KR960039371A (ko) * 1995-04-17 1996-11-25 김광호 이중 실린더형 캐패시터를 갖는 반도체장치의 제조방법
KR970013363A (ko) * 1995-08-31 1997-03-29 김광호 반도체 장치의 커패시터 제조방법
US5643819A (en) 1995-10-30 1997-07-01 Vanguard International Semiconductor Corporation Method of fabricating fork-shaped stacked capacitors for DRAM cells
US5733808A (en) * 1996-01-16 1998-03-31 Vanguard International Semiconductor Corporation Method for fabricating a cylindrical capacitor for a semiconductor device
US5652170A (en) * 1996-01-22 1997-07-29 Micron Technology, Inc. Method for etching sloped contact openings in polysilicon
US5554557A (en) 1996-02-02 1996-09-10 Vanguard International Semiconductor Corp. Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell
JPH1022476A (ja) * 1996-07-02 1998-01-23 Sony Corp 容量素子
GB2321774A (en) * 1996-08-16 1998-08-05 United Microelectronics Corp Stacked capacitor
GB2321776A (en) 1996-08-16 1998-08-05 United Microelectronics Corp Method of fabricating a stacked capacitor
US5668038A (en) * 1996-10-09 1997-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. One step smooth cylinder surface formation process in stacked cylindrical DRAM products
US5677222A (en) * 1996-10-11 1997-10-14 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor
US5728618A (en) * 1997-06-04 1998-03-17 Vanguard International Semiconductor Corporation Method to fabricate large capacitance capacitor in a semiconductor circuit

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Publication number Publication date
GB2336033A (en) 1999-10-06
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JPH11330421A (ja) 1999-11-30
TW373324B (en) 1999-11-01
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FR2776834A1 (fr) 1999-10-01
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GB2336033B (en) 2000-07-19
JP3955411B2 (ja) 2007-08-08

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