JPH11330421A - Ｄｒａｍセルキャパシタの製造方法 - Google Patents

Ｄｒａｍセルキャパシタの製造方法

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JPH11330421A
JPH11330421A JP11080481A JP8048199A JPH11330421A JP H11330421 A JPH11330421 A JP H11330421A JP 11080481 A JP11080481 A JP 11080481A JP 8048199 A JP8048199 A JP 8048199A JP H11330421 A JPH11330421 A JP H11330421A
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layer
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Abstract

(57)【要約】 【課題】 ストレージ電極コンタクトホールとストレー
ジ電極間の誤整列を防止するＤＲＡＭセルキャパシタの
製造方法を提供する。 【解決手段】 ビットライン１１０を含んだ第１絶縁層
１０８、第２絶縁層１１６、第２絶縁層１１６上に第３
絶縁層１２０を間において第１物質層１１８及び第２物
質層１２２の順に形成され、第２物質層１２２上にスト
レージ電極形成領域を定義してマスクパターン１２４が
形成される。マスクパターン１２４を使用して第２物質
層１２２、第３絶縁層１２０、第１物質層１１８、第２
絶縁層１１６、第１絶縁層１０８の順でエッチングされ
コンタクトホール１２５が形成される。コンタクトホー
ルが導電層で充填された後、第３絶縁層の表面が露出さ
れるように導電層を含んで第２物質層が平坦化エッチン
グされ、第１物質層をエッチング停止層として第３絶縁
層が除去されればストレージ電極が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭセルキャ
パシタ（DRAM cell capacitor）の製造方法に関するも
のであり、より詳しくはストレージ電極コンタクトホー
ル（storage electrode coctact hole）とストレージ電
極間の誤整列（misalign）を防止するＤＲＡＭセルキャ
パシタの製造方法に関するものである。
【０００２】
【従来の技術】最近、ＤＲＡＭがより高集積化されつつ
あることによって、セルキャパシタを製造するための工
程がもっと複雑になり難しくなっている。しかし、十分
な容量のセルキャパシタを確保できないだけでなく、セ
ル面積（cell area）が減少されることによってストレ
ージ電極コンタクトホールとストレージ電極間の誤整列
発生可能性がもっと大きくなっている。これは、ストレ
ージ電極コンタクトホールの直径はコンタクト抵抗の増
加及び工程上の限界等によって素子が集積化される傾向
を追って行かれない反面、ストレージ電極は十分なセル
キャパシタを確保するためにその表面積を十分に増大さ
せなければならないために発生される。
【０００３】特に、ストレージ電極の表面積を増加させ
るために、ＨＳＧ（Hemi−Spherical Grain）成長方法
が使われるが、初期ストレージ電極形成時ある程度のス
トレージ電極間のスペース（space）確保が要求され
る。それともＨＳＧ成長時ストレージ電極が隣接ストレ
ージ電極とくっ付くようになってダブルビットフェイル
（doublebit fail）及びマルチビットフェイル（multi
bit fail）などを誘発するようになる。
【０００４】従って、ストレージ電極コンタクトホール
とストレージ電極のオーバーラップマージンが不足して
ストレージポリエッチング時ストレージ電極コンタクト
ホール内のポリも共にエッチングされる結果が発生さ
れ、その程度が甚だしければストレージ電極が倒れる
（fall down）問題点が発生される。
【０００５】
【発明が解決しようとする課題】本発明は、上述の諸般
問題点を解決するため提案されたものとして、ストレー
ジ電極コンタクトホールとストレージ電極間のオーバー
ラップマージンを増加させることができるＤＲＡＭセル
キャパシタの製造方法を提供することにその目的があ
る。本発明の他の目的は、ストレージ電極コンタクトホ
ール形成工程及びストレージ電極（storage electrod
e）形成工程を併合（merge）することによりストレージ
電極コンタクトホールとストレージ電極間の誤整列を防
止できるＤＲＡＭセルキャパシタの製造方法を提供する
ことにある。
【０００６】
【課題の解決するための手段】上述の目的を達成するた
めの本発明によると、ＤＲＡＭセルキャパシタの製造方
法は、ゲート電極層が形成された半導体基板上に第１絶
縁層を形成する段階と、第１絶縁層上にビットラインを
形成する段階と、ビットラインを含んで第１絶縁層上に
第２絶縁層を形成する段階と、第２絶縁層上に第３絶縁
層を間に置いて絶縁層とエッチング選択比を有する第１
物質層及び第２物質層を順に形成する段階と、第２物質
層上にストレージ電極形成領域を定義してマスクパター
ンを形成する段階と、マスクパターンを使用して第２物
質層、第３絶縁層、第１物質層、第２絶縁層、そして第
１絶縁層を順にエッチングしてストレージ電極を形成す
るためのコンタクトホールを形成する段階と、マスクパ
ターンを除去する段階と、コンタクトホールを導電層で
充填する段階と、第３絶縁層の表面が露出されるように
導電層を含んで第２物質層を平坦化エッチングする段階
と、第１物質層をエッチング停止層として第３絶縁層を
除去して半導体基板と電気的に接続されるストレージ電
極を形成する段階とを含む。
【０００７】この方法の望ましい実施形態において、コ
ンタクトホール形成段階は、マスクパターンを使用して
第３絶縁層の表面が露出されるように第２物質層をエッ
チングして少なくとも一つ以上の第１オープニング（fi
rst opening）を形成する段階と、第１物質層をエッチ
ング停止層として使用して第３絶縁層をエッチングする
段階と、第１物質層をエッチングして少なくとも一つ以
上の第２オープニング（second opening）を形成する
が、第２オープニングの両側壁にポリマーが形成される
ようにして第２オープニングの下部の直径が第１オープ
ニングの直径より相対的に小さく形成されるようにする
段階と、第２及び第１絶縁層を順にエッチングする段階
とを含む。
【０００８】この方法の望ましい実施形態において、Ｄ
ＲＡＭセルキャパシタの製造方法は、第３絶縁層を除去
した後ストレージ電極両側の第１物質層を除去する段階
を付加的に含むことができる。この方法の望ましい実施
形態において、ＤＲＡＭセルキャパシタの製造方法は、
ストレージ電極を含んで第１物質層上に導電層を形成す
る段階と、第２絶縁層の上部表面が露出されるように導
電層及びその下部の第１物質層を異方性エッチング工程
でエッチングしてストレージ電極スペーサを形成する段
階とを付加的に含むことができる。
【０００９】
【発明の実施の形態】図３及び図９を参照すると、本発
明の実施形態による新規したＤＲＡＭセルキャパシタの
製造方法は、ストレージ電極形成領域を定義したマスク
パターンを使用して第２物質層、第３絶縁層、第１物質
層、第２絶縁層、そして第１絶縁層が順にエッチングさ
れてストレージ電極を形成するためのコンタクトホール
が形成される。
【００１０】この時、第１物質層エッチング時ポリマー
が発生されてオープニングの直径が減少される。コンタ
クトホールが導電層に充填された後、第３絶縁層が除去
されれば半導体基板と電気的に接続されるストレージ電
極が形成される。このような半導体装置の製造方法によ
って、ストレージ電極コンタクトホール形成工程及びス
トレージ電極形成工程を併合することによって、フォト
リソグラフィ工程数を減らすことができ、ストレージ電
極コンタクトプラグとストレージ電極を同時に形成する
ことができる。これで、ストレージ電極コンタクトホー
ルとストレージ電極のオーバーラップマージンを増加さ
せることができ、ストレージ電極コンタクトホールとス
トレージ電極間の誤整列を防止できる。
【００１１】以下、図１から図１２を参照して本発明の
実施形態を詳しく説明する。図７乃至図１２において、
図１乃至図６に示されたＤＲＡＭセルキャパシタの構成
要素と同一の機能を有する構成要素に対して、同一の符
号を併記する。図１乃至図６は、本発明の実施形態によ
るＤＲＡＭセルキャパシタの製造方法の工程の流れに従
って示した図であって、ワードライン（word line）の
延長方向に沿って切取った断面図であり、図７乃至図１
２は本発明の実施形態によるＤＲＡＭセルキャパシタの
製造方法の工程の流れに従って示した図であって、ビッ
トライン（bit line）の延長方向に沿って切取った断面
図である。
【００１２】図１及び図７を参照すれば、半導体基板１
００上に活性領域と非活性領域を定義して素子隔離膜１
０２が形成される。半導体基板１００上にゲート電極層
１０４ａ乃至１０４ｄ及びソース／ドレーン領域（図示
せず）を含むセルトランジスタ（cell transistor）が
形成される。ゲート電極層１０４ａ乃至１０４ｄは、ポ
リシリコンなどの導電層パターンと、後続工程で形成さ
れる第１絶縁層１０８とエッチング選択比を有する絶縁
層を含む。この絶縁層は例えば、シリコン窒化膜（Ｓｉ
Ｎ）として、導電層パターンを取り囲むように形成され
る。ゲート電極層１０４ａ乃至１０４ｄの上部膜である
シリコン窒化膜は後続コンタクトホール形成工程時酸化
膜に対するエッチング停止層として作用する。
【００１３】半導体基板１００上に導電層として各々ビ
ットラインコンタクトパッド（contact pad）１０６ａ
及びストレージ電極コンタクトパッド１０６ｂが形成さ
れる。ストレージ電極コンタクトパッド１０６ｂはゲー
ト電極層１０４ａ乃至１０４ｄ間に形成される。コンタ
クトパッド１０６ａ、１０６ｂを含んで半導体基板１０
０上に例えば、酸化膜で平坦な上部表面を有する第１絶
縁層１０８が形成される。第１絶縁層１０８上にビット
ライン１１０が形成される。ビットライン１１０を含ん
で第１絶縁層１０８上に平坦な上部表面を有する第２絶
縁層１１６が形成される。
【００１４】この時、第２絶縁層１１６内にすなわち、
酸化膜１１２と酸化膜１１４との間に後続工程で、ビッ
トライン１１０の酸化を防止するための絶縁層例えば、
シリコン窒化膜（ＳｉＮ）１１３がさらに形成されるこ
とができる。シリコン窒化膜１１３上の酸化膜１１４は
後続ポリスペーサ（poly spacer）形成のためのエッチ
ング工程でエッチング停止層として作用する。また、酸
化膜１１４はＨＳＧ成長時シリコン窒化膜１１３が露出
されてストレージ電極上のＨＳＧシード（ｓｅｅｄ）形
成を妨害することを防止する。
【００１５】図２及び図８において、第２絶縁層１１６
上に第１物質層１１８が形成される。第１物質層１１８
は後続第２オープニング１１８ａ形成のためのエッチン
グ工程でポリマー（ｐｏｌｙｍｅｒ）を発生させること
ができる膜質で、例えば、ドーピングされたポリシリコ
ン（doped poly−Si）及びシリコン窒化膜（ＳｉＮ）の
いずれか一つである。
【００１６】第１物質層１１８上に第３絶縁層１２０及
び第２物質層１２２が順に形成される。第３絶縁層１２
０は、例えば、酸化膜としてストレージ電極と同一な厚
さ以上に形成され、望みのセルキャパシタの容量によっ
てその厚さが調節される。第３絶縁層１２０は望ましく
は、８０００ 乃至１２０００ 厚さ範囲内で形成され
る。第２物質層１２２は例えば、ポリシリコン及びシリ
コン窒化膜中いずれか一つである。第１物質層１１８及
び第２物質層１２２は、望ましくは各々５００ 乃至１
５００ の厚さ範囲内で形成される。
【００１７】第２物質層１１８上にストレージ電極を形
成するためのフォトレジストパターン（photoresist pa
tern）などのマスクパターン（mask pattern）１２４が
形成される。マスクパターン１２４により定義された領
域は望ましくは、上部から見てビットライン方向（bit
line direction）の幅（b）がワードライン方向（word
line direction）の幅（ａ）よりもっと広く形成され
る。マスクパターン１２４を使用して第２物質層１２
２、第３絶縁層１２０、第１物質層１１８、第２絶縁層
１１６、そして第１絶縁層１０８が順にエッチングされ
る。すると、図３及び図９に示されたように、ストレー
ジ電極コンタクトプラグ及びストレージ電極を同時に形
成するためのコンタクトホール１２５が形成される。
【００１８】より具体的に、コンタクトホール１２５は
まず、マスクパターン１２４を使用して第３絶縁層１２
０の表面が露出されるように第２物質層１２２がエッチ
ングされる。すると、少なくとも一つ以上の第１オープ
ニング１２２ａが形成される。第１物質層１１８をエッ
チング停止層として使用して第３絶縁層１２０が垂直プ
ロファイル（vertical profile）を有するようにエッチ
ングされる。この時、第２物質層１２２は第３絶縁層１
２０エッチング時第１オープニング１２２ａの直径が増
加されることを防止する。すなわち、第２物質層１２２
が第３絶縁層１２０とエッチング選択比を持つことによ
って、第３絶縁層１２０に対しても同一な直径の第１オ
ープニング１２２ａが形成されるようにする。
【００１９】マスクパターン１２４を使用して第１物質
層１１８をエッチングすることによって、少なくとも一
つ以上の第２オープニング１１８ａが形成される。この
時、第１物質層１１８のエッチングはポリマーを発生さ
せながら進められる。ポリマーは第１物質層１１８をフ
ッ素（Ｆ）を含むエッチングガスを使用してエッチング
することにより発生される。エッチングガスは例えば、
ＣＨＦ3及びＣＦ4中少なくともいずれか一つを含む。こ
の条件で第１物質層１１８をエッチングすることによ
り、第２オープニング１１８ａの両側壁にポリマーが形
成されて第２オープニング１１８ａの下部の直径が第１
オープニング１２２ａの直径より相対的に小さく形成さ
れる。
【００２０】マスクパターン１２４を使用して第２及び
第１絶縁層１１４、１１２が順にエッチングされてコン
タクトホール１２５が完成される。第２及び第１絶縁層
１１４、１１２エッチング時コンタクトパッド１０６
ａ、１０６ｂがエッチング停止層として作用する。ま
た、誤整列が発生される場合、ゲート電極層１０４ａ乃
至１０４ｄの上部層すなわち、シリコン窒化膜もエッチ
ング停止層として作用する。
【００２１】図４及び図１０を参照すれば、マスクパタ
ーン１２４が除去された後コンタクトホール１２５が導
電層１２６で充填される。導電層１２６は例えば、ドー
ピングされたポリシリコンである。第３絶縁層１２０の
表面が露出されるように導電層１２６を含んで第２物質
層１２２が平坦化エッチングされる。平坦化エッチング
工程はエッチバック工程及びＣＭＰ中のいずれか一つで
遂行される。
【００２２】最後に、第３絶縁層１２０である酸化膜が
湿式ストリップ（wet strip）工程などを通して除去さ
れる。酸化膜である第３絶縁層１２０の下部にポリシリ
コンである第１物質層１１８があるために酸化膜を完全
に除去できるようになる。すなわち、第３絶縁層１２０
除去時、第１物質層１１８がエッチング停止層として作
用する。第３絶縁層１２０の除去で図５及び図１１のよ
うに、ストレージ電極１２６ａとストレージ電極コンタ
クトプラグ１２６ｂが同時に形成される。
【００２３】後続工程として、ストレージ電極１２６ａ
両側の第２絶縁層１１６の上部表面が露出されるように
第１物質層１１８がエッチバック工程のような異方性エ
ッチング工程で除去されることができる。第１物質層１
１８が導電層である場合、必ず除去される。この時、第
１物質層１１８の除去時、第２絶縁層１１６がエッチン
グ停止層として作用する。
【００２４】または、後続工程として、ストレージ電極
１２６ａを含んで第１物質層１１８上にドーピングされ
たポリシリコンなどの導電層が形成される。この導電層
の厚さはストレージ電極１２６ａ間のスペースにより決
定され、特にＨＳＧ工程を遂行する場合ＨＳＧ成長時ス
トレージ電極１２６ａ間ブリッジ（bridge）が発生され
ない範囲内で決定される。導電層がエッチバック工程等
のような異方性エッチング工程でエッチングされて図６
及び図１２に示されたように、ストレージ電極１２６ａ
の両側壁にストレージ電極スペーサ１２７すなわち、ポ
リスペーサが形成される。この時、第２絶縁層１１６が
エッチング停止層として作用する。
【００２５】ストレージ電極スペーサ１２７は、ストレ
ージ電極１２６ａの表面積を増加させてセルキャパシタ
ンスを増加させるようになる。また、後続キャパシタ誘
電体膜及びプレートポリ（platepoly）蒸着において、
ステップカバレージ（step coverage）を向上させるよ
うになる。後続工程として、ストレージ電極１２６ａの
表面積を増加させるため、ストレージ電極１２６ａの表
面またはストレージ電極スペーサ１２７を含んでストレ
ージ電極１２６ａの表面にＨＳＧをもっと成長させるこ
とができる。本発明は、ＤＲＡＭセルキャパシタの製造
だけでなく、通常コンタクトホール上部にランディング
パッド（landing pad）を製造する半導体工程に応用で
きる。
【００２６】
【発明の効果】本発明はストレージ電極コンタクトホー
ル形成工程及びストレージ電極形成工程を併合すること
によって、フォトリソグラフィ工程数を減らすことがで
き、ストレージ電極コンタクトプラグとストレージ電極
を同時に形成することができる。これで、ストレージ電
極コンタクトホールとストレージ電極のオーバーラップ
マージンを増加させることができ、ストレージ電極コン
タクトホールとストレージ電極間の誤整列を防止できる
効果がある。
【図面の簡単な説明】
【図１】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法の工程の流れに従って示した図であっ
て、ワードラインの延長方向に切取った断面図。
【図２】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法の工程の流れに従って示した図であっ
て、ワードラインの延長方向に切取った断面図。
【図３】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法の工程の流れに従って示した図であっ
て、ワードラインの延長方向に切取った断面図。
【図４】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法の工程の流れに従って示した図であっ
て、ワードラインの延長方向に切取った断面図。
【図５】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法の工程の流れに従って示した図であっ
て、ワードラインの延長方向に切取った断面図。
【図６】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法の工程の流れに従って示した図であっ
て、ワードラインの延長方向に切取った断面図。
【図７】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法の工程の流れに従って示した図であっ
て、ビットラインの延長方向に切取った断面図。
【図８】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法の工程の流れに従って示した図であっ
て、ビットラインの延長方向に切取った断面図。
【図９】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法の工程の流れに従って示した図であっ
て、ビットラインの延長方向に切取った断面図。
【図１０】 本発明の実施形態によるＤＲＡＭセルキャ
パシタの製造方法の工程の流れに従って示した図であっ
て、ビットラインの延長方向に切取った断面図。
【図１１】 本発明の実施形態によるＤＲＡＭセルキャ
パシタの製造方法の工程の流れに従って示した図であっ
て、ビットラインの延長方向に切取った断面図。
【図１２】 本発明の実施形態によるＤＲＡＭセルキャ
パシタの製造方法の工程の流れに従って示した図であっ
て、ビットラインの延長方向に切取った断面図。
【符号の説明】
１００ 半導体基板 １０２ 素子隔離膜 １０４ａ〜１０４ｄ ゲート電極層 １０６ａ ビットラインコンタクトパッド １０６ｂ ストレージ電極コンタクトパッド １０８ 第１絶縁層 １１０ ビットライン １１６ 第２絶縁層 １１８ 第１物質層 １１８ａ 第２オープニング １２０ 第３絶縁層 １２２ 第２物質層 １２２ａ 第１オープニング １２４ マスクパターン １２５ ストレージ電極コンタクトホール １２６ａ ストレージ電極 １２６ｂ ストレージ電極コンタクトプラグ １２７ ストレージ電極スペーサ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ゲート電極層が形成された半導体基板上
    に第１絶縁層を形成する段階と、 前記第１絶縁層上にビットラインを形成する段階と、 前記ビットラインを含んで第１絶縁層上に第２絶縁層を
    形成する段階と、 前記第２絶縁層上に第３絶縁層を間に置いて前記絶縁層
    とエッチング選択比を有する第１物質層及び第２物質層
    を順に形成する段階と、 前記第２物質層上にストレージ電極形成領域を定義して
    マスクパターンを形成する段階と、 前記マスクパターンを使用して前記第２物質層、第３絶
    縁層、第１物質層、第２絶縁層、そして第１絶縁層を順
    にエッチングしてストレージ電極を形成するためのコン
    タクトホールを形成する段階と、 前記マスクパターンを除去する段階と、 前記コンタクトホールを導電層で充填する段階と、 前記第３絶縁層の表面が露出されるように前記導電層を
    含んで前記第２物質層を平坦化エッチングする段階と、 前記第１物質層をエッチング停止層として第３絶縁層を
    除去して半導体基板と電気的に接続されるストレージ電
    極を形成する段階とを含むＤＲＡＭセルキャパシタの製
    造方法。
  2. 【請求項２】 前記ゲート電極層は、導電膜パターン
    と、前記第１絶縁層とのエッチング選択比を有して前記
    導電膜パターンを覆うように形成された絶縁層を含むこ
    とを特徴とする請求項１に記載のＤＲＡＭセルキャパシ
    タの製造方法。
  3. 【請求項３】 前記絶縁層は、シリコン窒化膜であるこ
    とを特徴とする請求項２に記載のＤＲＡＭセルキャパシ
    タの製造方法。
  4. 【請求項４】 前記第３絶縁層は、少なくとも前記スト
    レージ電極と同一な厚さで形成されることを特徴とする
    請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
  5. 【請求項５】 前記第３絶縁層は、８０００ 乃至１２
    ０００ 厚さ範囲内で形成されることを特徴とする請求
    項１に記載のＤＲＡＭセルキャパシタの製造方法。
  6. 【請求項６】 前記第１物質層及び第２物質層は、各々
    ポリシリコン及びシリコン窒化膜のいずれか一つである
    ことを特徴とする請求項１に記載のＤＲＡＭセルキャパ
    シタの製造方法。
  7. 【請求項７】 前記第１物質層及び第２物質層は、各々
    ５００ 乃至１５００ 厚さ範囲内で形成されることを
    特徴とする請求項１に記載のＤＲＡＭセルキャパシタの
    製造方法。
  8. 【請求項８】 前記コンタクトホール形成段階は、前記
    マスクパターンを使用して第３絶縁層の表面が露出され
    るように第２物質層をエッチングして少なくとも一つ以
    上の第１オープニングを形成する段階と、 前記第１物質層をエッチング停止層として使用して前記
    第３絶縁層をエッチングする段階と、 前記第１物質層をエッチングして少なくとも一つ以上の
    第２オープニングを形成するが、前記第２オープニング
    の両側壁にポリマーを形成させて前記第２オープニング
    の下部の直径を前記第１オープニングの直径より相対的
    に小さく形成させる段階と、 前記第２及び第１絶縁層を順にエッチングする段階とを
    含むことを特徴とする請求項１に記載のＤＲＡＭセルキ
    ャパシタの製造方法。
  9. 【請求項９】 前記ポリマーは、前記第１物質層をフッ
    素（Ｆ）を含むエッチングガスを使用してエッチングす
    ることにより形成されることを特徴とする請求項８に記
    載のＤＲＡＭセルキャパシタの製造方法。
  10. 【請求項１０】 前記エッチングガスは、ＣＨＦ3及び
    ＣＦ4中の少なくともいずれか一つを含むことを特徴と
    する請求項９に記載のＤＲＡＭセルキャパシタの製造方
    法。
  11. 【請求項１１】 前記第２物質層は、前記第３絶縁層と
    エッチング選択比を有する物質であって、前記第３絶縁
    層に対しても同一な直径の第１オープニングが形成され
    るようにすることを特徴とする請求項８に記載のＤＲＡ
    Ｍセルキャパシタの製造方法。
  12. 【請求項１２】 前記平坦化エッチング工程は、エッチ
    バック工程及びＣＭＰのいずれか一つであることを特徴
    とする請求項１に記載のＤＲＡＭセルキャパシタの製造
    方法。
  13. 【請求項１３】 前記ＤＲＡＭセルキャパシタの製造方
    法は、前記第３絶縁層を除去した後前記ストレージ電極
    両側の第１物質層を除去する段階を付加的に含むことを
    特徴とする請求項１に記載のＤＲＡＭセルキャパシタの
    製造方法。
  14. 【請求項１４】 前記第１物質層除去は、異方性エッチ
    ング工程で遂行されることを特徴とする請求項１３に記
    載のＤＲＡＭセルキャパシタの製造方法。
  15. 【請求項１５】 前記ＤＲＡＭセルキャパシタの製造方
    法は、前記ストレージ電極を含んで第１物質層上に導電
    層を形成する段階と、 前記第２絶縁層の上部表面が露出されるように導電層及
    びその下部の第１物質層を異方性エッチング工程でエッ
    チングしてストレージ電極スペーサを形成する段階とを
    付加的に含むことを特徴とする請求項１に記載のＤＲＡ
    Ｍセルキャパシタの製造方法。
  16. 【請求項１６】 前記ストレージ電極スペーサは、スト
    レージ電極の表面積を増加させることを特徴とする請求
    項１５に記載のＤＲＡＭセルキャパシタの製造方法。
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