KR19990076230A - 디램 셀 캐패시터의 제조 방법 - Google Patents

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Abstract

본 발명은 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬을 방지하는 DRAM 셀 캐패시터의 제조 방법에 관한 것으로, 반도체 기판 상에 형성된 제 1 절연층 상에 비트 라인들이 형성된다. 비트 라인들을 포함하여 제 1 절연층 상에 제 2 절연층이 형성된다. 제 2 절연층 상에 제 3 절연층을 사이에 두고 제 1 물질층 및 제 2 물질층이 차례로 형성된다. 제 2 물질층 상에 스토리지 전극 형성 영역을 정의하여 마스크 패턴이 형성된다. 마스크 패턴을 사용하여 제 2 물질층, 제 3 절연층, 제 1 물질층, 제 2 절연층, 그리고 제 1 절연층이 차례로 식각 되어 스토리지 전극을 형성하기 위한 콘택홀이 형성된다. 이때, 제 1 물질층 식각시 폴리머가 발생되어 오프닝의 직경이 감소된다. 콘택홀이 도전층으로 채워진 후, 제 3 절연층의 표면이 노출되도록 도전층을 포함하여 제 2 물질층이 평탄화 식각 된다. 제 1 물질층을 식각 정지층으로 하여 제 3 절연층이 제거되면 반도체 기판과 전기적으로 접속되는 스토리지 전극이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 스토리지 전극 콘택홀 형성 공정 및 스토리지 전극 형성 공정을 병합함으로써, 스토리지 전극 콘택 플러그와 스토리지 전극을 동시에 형성할 수 있다. 이로써, 스토리지 전극 콘택홀과 스토리지 전극의 오버랩 마진을 증가시킬 수 있고, 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬을 방지할 수 있다.

Description

디램 셀 캐패시터의 제조 방법(A METHOD OF FABRICATING DRAM CELL CAPACITOR)
본 발명은 DRAM 셀 캐패시터(DRAM cell capacitor)의 제조 방법에 관한 것으로, 좀 더 구체적으로는 스토리지 전극 콘택홀(storage electrode contact hole)과 스토리지 전극간의 오정렬(misalign)을 방지하는 DRAM 셀 캐패시터의 제조 방법에 관한 것이다.
DRAM이 점점 고집적화 됨에 따라, 셀 캐패시터를 제조하기 위한 공정이 점점 복잡해지고 어려워지고 있다. 그러나, 충분한 용량의 셀 캐패시터를 확보하지 못하고 있을 뿐아니라, 셀 면적(cell area)이 감소됨에 따라 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬 발생 가능성이 점점 커지고 있다. 이것은, 스토리지 전극 콘택홀의 직경은 콘택 저항의 증가 및 공정 상의 한계 등으로 인해 소자가 집적화 되는 경향을 따라가지 못하는 반면, 스토리지 전극은 충분한 셀 캐패시터를 확보하기 위해 그 표면적을 충분히 증대시켜야 하기 때문에 발생된다.
특히, 스토리지 잔극의 표면적을 증가시키기 위해, HSG(Hemi-Spherical Grain) 성장 방법이 사용되는데, 초기 스토리지 전극 형성시 어느 정도의 스토리지 전극간의 스페이스(space) 확보가 요구된다. 그렇지 않으면 HSG 성장시 스토리지 전극이 인접 스토리지 전극과 붙게 되어 더블 비트 페일(double bit fail) 및 멀티 비트 페일(multi bit fail) 등을 유발하게 된다.
따라서, 스토리지 전극 콘택홀과 스토리지 전극의 오버랩 마진이 부족하여 스토리지 폴리 식각시 스토리지 전극 콘택홀 내의 폴리도 동시에 식각 되는 결과가 발생되고, 그 정도가 심하면 스토리지 전극이 쓰러지는(fall down) 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극 콘택홀과 스토리지 전극간의 오버랩 마진을 증가시킬 수 있는 DRAM 셀 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 스토리지 전극 콘택홀 형성 공정 및 스토리지 전극(storage electrode) 형성 공정을 병합(merge)함으로써 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬을 방지할 수 있는 DRAM 셀 캐패시터의 제조 방법을 제공함에 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인의 연장 방향으로 절취한 단면도;
도 2a 내지 도 2g는 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인의 연장 방향으로 절취한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자격리막
104a - 104d : 게이트 전극층 106a : 비트 라인 콘택 패드
106b : 스토리지 전극 콘택 패드 108 : 제 1 절연층
110 : 비트 라인 116 : 제 2 절연층
118 : 제 1 물질층 118a : 제 2 오프닝
120 : 제 3 절연층 122 : 제 2 물질층
122a : 제 1 오프닝 124 : 마스크 패턴
125 : 스토리지 전극 콘택홀 126a : 스토리지 전극
126b : 스토리지 전극 콘택 플러그 127 : 스토리지 전극 스페이서
상술한 목적을 달성하기 위한 본 발명에 의하면, DRAM 셀 캐패시터의 제조 방법은, 게이트 전극층들이 형성된 반도체 기판 상에 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층 상에 비트 라인들을 형성하는 단계와; 상기 비트 라인들을 포함하여 제 1 절연층 상에 제 2 절연층을 형성하는 단계와; 상기 제 2 절연층 상에 제 3 절연층을 사이에 두고 상기 절연층들과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층을 차례로 형성하는 단계와; 상기 제 2 물질층 상에 스토리지 전극 형성 영역을 정의하여 마스크 패턴을 형성하는 단계와; 상기 마스크 패턴을 사용하여 상기 제 2 물질층, 제 3 절연층, 제 1 물질층, 제 2 절연층, 그리고 제 1 절연층을 차례로 식각 하여 스토리지 전극을 형성하기 위한 콘택홀을 형성하는 단계와; 상기 마스크 패턴을 제거하는 단계와; 상기 콘택홀을 도전층으로 채우는 단계와; 상기 제 3 절연층의 표면이 노출되도록 상기 도전층을 포함하여 상기 제 2 물질층을 평탄화 식각하는 단계와; 상기 제 1 물질층을 식각 정지층으로 하여 제 3 절연층을 제거하여 반도체 기판과 전기적으로 접속되는 스토리지 전극을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 콘택홀 형성 단계는, 상기 마스크 패턴을 사용하여 제 3 절연층의 표면이 노출되도록 제 2 물질층을 식각 하여 적어도 하나 이상의 제 1 오프닝(first opening)을 형성하는 단계와; 상기 제 1 물질층을 식각 정지층으로 사용하여 상기 제 3 절연층을 식각하는 단계와; 상기 제 1 물질층을 식각 하여 적어도 하나 이상의 제 2 오프닝(second opening)을 형성하되, 상기 제 2 오프닝의 양측벽에 폴리머가 형성되도록 하여 상기 제 2 오프닝의 하부의 직경이 상기 제 1 오프닝의 직경보다 상대적으로 작게 형성되도록 하는 단계와; 상기 제 2 및 제 1 절연층을 차례로 식각하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 DRAM 셀 캐패시터의 제조 방법은, 상기 제 3 절연층을 제거한 후 상기 스토리지 전극 양측의 제 1 물질층을 제거하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 DRAM 셀 캐패시터의 제조 방법은, 상기 스토리지 전극을 포함하여 제 1 물질층 상에 도전층을 형성하는 단계와; 상기 제 2 절연층의 상부 표면이 노출되도록 도전층 및 그 하부의 제 1 물질층을 이방성 식각 공정으로 식각 하여 스토리지 전극 스페이서를 형성하는 단계를 더 포함할 수 있다.
도 1c 및 도 2c를 참조하면, 본 발명의 실시예에 따른 신규한 DRAM 셀 캐패시터의 제조 방법은, 스토리지 전극 형성 영역을 정의한 마스크 패턴을 사용하여 상기 제 2 물질층, 제 3 절연층, 제 1 물질층, 제 2 절연층, 그리고 제 1 절연층이 차례로 식각 되어 스토리지 전극을 형성하기 위한 콘택홀이 형성된다. 이때, 상기 제 1 물질층 식각시 폴리머가 발생되어 오프닝의 직경이 감소된다. 상기 콘택홀이 도전층으로 채워진 후, 제 3 절연층이 제거되면 반도체 기판과 전기적으로 접속되는 스토리지 전극이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 스토리지 전극 콘택홀 형성 공정 및 스토리지 전극 형성 공정을 병합함으로써, 포토리소그라피 공정 수를 줄일 수 있고, 스토리지 전극 콘택 플러그와 스토리지 전극을 동시에 형성할 수 있다. 이로써, 스토리지 전극 콘택홀과 스토리지 전극의 오버랩 마진을 증가시킬 수 있고, 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬을 방지할 수 있다.
이하, 도 1 및 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2g에 있어서, 도 1a 내지 도 1g에 도시된 DRAM 셀 캐패시터의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인(word line)의 연장 방향으로 절취한 단면도이고, 도 2a 내지 도 2g는 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인(bit line)의 연장 방향으로 절취한 단면도이다.
도 1a 및 도 2a를 참조하면, 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하여 소자격리막(102)이 형성된다. 상기 반도체 기판(100) 상에 게이트 전극층들(104a - 104d) 및 소오스/드레인 영역(도면에 미도시)을 포함하는 셀 트랜지스터들(cell transistors)이 형성된다.
상기 게이트 전극층들(104a - 104d)은, 폴리실리콘 등의 도전층 패턴과, 후속 공정으로 형성되는 제 1 절연층(108)과 식각 선택비를 갖는 절연층을 포함한다. 이 절연층은 예를 들어, 실리콘 질화막(SiN)으로서, 상기 도전층 패턴을 둘러싸도록 형성된다. 상기 게이트 전극층들(104a - 104d)의 상부막인 실리콘 질화막은 후속 콘택홀 형성 공정시 산화막에 대한 식각 정지층으로 작용한다.
상기 반도체 기판(100) 상에 도전층으로 각각 비트 라인 콘택 패드(contact pad)(106a) 및 스토리지 전극 콘택 패드(106b)가 형성된다. 상기 스토리지 전극 콘택 패드(106b)는 상기 게이트 전극층들(104a - 104d) 사이에 형성된다.
상기 콘택 패드들(106a, 106b)을 포함하여 반도체 기판(100) 상에 예를 들어, 산화막으로 평탄한 상부 표면을 갖는 제 1 절연층(108)이 형성된다. 상기 제 1 절연층(108) 상에 비트 라인들(110)이 형성된다. 상기 비트 라인들(110)을 포함하여 제 1 절연층(108) 상에 평탄한 상부 표면을 갖는 제 2 절연층(116)이 형성된다.
이때, 상기 제 2 절연층(116) 내에 즉, 산화막(112)과 산화막(114) 사이에 후속 공정에서 상기 비트 라인들(110)의 산화를 방지하기 위한 절연층 예를 들어, 실리콘 질화막(SiN)(113)이 더 형성될 수 있다. 상기 실리콘 질화막(113) 상의 산화막(114)은 후속 폴리 스페이서(poly spacer) 형성을 위한 식각 공정에서 식각 정지층으로 작용한다. 또한, 상기 산화막(114)은 HSG 성장시 상기 실리콘 질화막(113)이 드러나 스토리지 전극 상의 HSG 시드(seed) 형성을 방해하는 것을 방지한다.
도 1b 및 도 2b에 있어서, 상기 제 2 절연층(116) 상에 제 1 물질층(118)이 형성된다. 상기 제 1 물질층(118)은 후속 제 2 오프닝(118a) 형성을 위한 식각 공정에서 폴리머(polymer)를 발생시킬 수 있는 막질로서 예를 들어, 도핑된 폴리실리콘(doped poly-Si) 및 실리콘 질화막(SiN) 중 어느 하나이다.
상기 제 1 물질층(118) 상에 제 3 절연층(120) 및 제 2 물질층(122)이 차례로 형성된다. 상기 제 3 절연층(120)은 예를 들어, 산화막으로서 스토리지 전극과 동일한 두께 이상으로 형성되며, 원하는 셀 캐패시터의 용량에 따라 그 두께가 조절된다. 상기 제 3 절연층(120)은 바람직하게, 8,000Å - 12,000Å 두께 범위 내로 형성된다. 상기 제 2 물질층(122)은 예를 들어, 폴리실리콘 및 실리콘 질화막 중 어느 하나이다.
상기 제 1 물질층(118) 및 제 2 물질층(122)은, 바람직하게 각각 500Å - 1,500Å 두께 범위 내로 형성된다.
상기 제 2 물질층(118) 상에 스토리지 전극을 형성하기 위한 포토레지스트 패턴(photoresist pattern) 등의 마스크 패턴(mask pattern)(124)이 형성된다. 상기 마스크 패턴(124)에 의해 정의된 영역은 바람직하게, 상부에서 보아 비트 라인 방향(bit line direction)의 폭(b)이 워드 라인 방향(word line direction)의 폭(a) 보다 더 크게 형성된다. 상기 마스크 패턴(124)을 사용하여 상기 제 2 물질층(122), 제 3 절연층(120), 제 1 물질층(118), 제 2 절연층(116), 그리고 제 1 절연층(108)이 차례로 식각 된다. 그러면, 도 1c 및 도 2c에 도시된 바와 같이, 스토리지 전극 콘택 플러그 및 스토리지 전극을 동시에 형성하기 위한 콘택홀(125)이 형성된다.
좀 더 구체적으로, 상기 콘택홀(125)은 먼저, 상기 마스크 패턴(124)을 사용하여 제 3 절연층(120)의 표면이 노출되도록 제 2 물질층(122)이 식각 된다. 그러면, 적어도 하나 이상의 제 1 오프닝(first opening)(122a)이 형성된다. 상기 제 1 물질층(118)을 식각 정지층으로 사용하여 제 3 절연층(120)이 수직 프로파일(vertical profile)을 갖도록 식각 된다. 이때, 상기 제 2 물질층(122)은 제 3 절연층(120) 식각시 상기 제 1 오프닝(122a)의 직경이 증가되는 것을 방지한다. 즉, 상기 제 2 물질층(122)이 상기 제 3 절연층(120)과 식각 선택비를 가짐에 따라, 상기 제 3 절연층(120)에 대해서도 동일한 직경의 제 1 오프닝(122a)이 형성되도록 한다.
상기 마스크 패턴(124)을 사용하여 제 1 물질층(118)을 식각함으로써, 적어도 하나 이상의 제 2 오프닝(second opening)(118a)이 형성된다. 이때, 상기 제 1 물질층(118)의 식각은 폴리머를 발생시키면서 진행된다. 상기 폴리머는 상기 제 1 물질층(118)을 플루오린(F)을 포함하는 식각 가스를 사용하여 식각 함으로써 발생된다. 상기 식각 가스는 예를 들어, CHF3및 CF4중 적어도 어느 하나를 포함한다. 상기 조건으로 제 1 물질층(118)을 식각 함으로써, 제 2 오프닝(118a)의 양측벽에 폴리머가 형성되어 상기 제 2 오프닝(118a)의 하부의 직경이 상기 제 1 오프닝(122a)의 직경보다 상대적으로 작게 형성된다.
상기 마스크 패턴(124)을 사용하여 제 2 및 제 1 절연층(114, 112)이 차례로 식각 되어 상기 콘택홀(125)이 완성된다. 상기 제 2 및 제 1 절연층(114, 112) 식각시 상기 콘택 패드들(106a, 106b)이 식각 정지층으로 작용한다. 또한, 오정렬이 발생되는 경우, 상기 게이트 전극층들(104a - 104d)의 상부층 즉, 실리콘 질화막도 식각 정지층으로 작용한다.
도 1d 및 도 2d를 참조하면, 상기 마스크 패턴(124)이 제거된 후 상기 콘택홀(125)이 도전층(126)으로 채워진다. 상기 도전층(126)은 예를 들어, 도핑된 폴리실리콘이다. 상기 제 3 절연층(120)의 표면이 노출되도록 도전층(126)을 포함하여 제 2 물질층(122)이 평탄화 식각 된다. 상기 평탄화 식각 공정은 에치 백 공정 및 CMP 중 어느 하나로 수행된다.
마지막으로, 상기 제 3 절연층(120)인 산화막이 습식 스트립(wet strip) 공정 등을 통해 제거된다. 산화막인 제 3 절연층(120)의 하부에 폴리실리콘인 제 1 물질층(118)이 있기 때문에 산화막을 완전히 제거할 수 있게 된다. 즉, 상기 제 3 절연층(120) 제거시, 상기 제 1 물질층(118)이 식각 정지층으로 작용한다. 상기 제 3 절연층(120)의 제거로 도 1e 및 도 2e에서와 같이, 스토리지 전극(126a)과 스토리지 전극 콘택 플러그(126b)가 동시에 형성된다.
후속 공정으로서, 상기 스토리지 전극(126a) 양측의 제 2 절연층(116)의 상부 표면이 노출되도록 제 1 물질층(118)이 에치 백 공정과 같은 이방성 식각 공정으로 제거될 수 있다. 상기 제 1 물질층(118)이 도전층인 경우, 필수적으로 제거된다. 이때, 상기 제 1 물질층(118)의 제거시, 제 2 절연층(116)이 식각 정지층으로 작용한다.
또는, 후속 공정으로서, 상기 스토리지 전극(126a)을 포함하여 제 1 물질층(118) 상에 도핑된 폴리실리콘 등의 도전층이 형성된다. 이 도전층의 두께는 스토리지 전극(126a)간의 스페이스에 의해 결정되고, 특히 HSG 공정을 수행하는 경우 HSG 성장시 스토리지 전극(126a)간 브리지(bridge)가 발생되지 않는 범위 내로 결정된다. 상기 도전층이 에치 백 공정 등과 같은 이방성 식각 공정으로 식각 되어 도 1f 및 도 2f에 도시된 바와 같이, 상기 스토리지 전극(126a)의 양측벽에 스토리지 전극 스페이서(127) 즉, 폴리 스페이서(poly spacer)가 형성된다. 이때, 상기 제 2 절연층(116)이 식각 정지층으로 작용한다.
상기 스토리지 전극 스페이서(127)는, 스토리지 전극(126a)의 표면적을 증가시켜서 셀 캐패시턴스를 증가시키게 된다. 또한, 후속 캐패시터 유전체막 및 플레이트 폴리(plate poly) 증착에 있어서, 스텝 카버리지(step coverage)를 향상시키게 된다.
후속 공정으로서, 스토리지 전극(126a)의 표면적을 증가시키기 위해, 스토리지 전극(126a)의 표면 또는 스토리지 전극 스페이서(127)를 포함하여 스토리지 전극(126a)의 표면에 HSG를 더 성장시킬 수 있다.
본 발명은 DRAM 셀 캐패시터의 제조 뿐아니라, 일반적으로 콘택홀 상부에 랜딩 패드(landing pad)를 제조하는 반도체 공정에 응용될 수 있다.
본 발명은 스토리지 전극 콘택홀 형성 공정 및 스토리지 전극 형성 공정을 병합함으로써, 포토리소그라피 공정 수를 줄일 수 있고, 스토리지 전극 콘택 플러그와 스토리지 전극을 동시에 형성할 수 있다. 이로써, 스토리지 전극 콘택홀과 스토리지 전극의 오버랩 마진을 증가시킬 수 있고, 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬을 방지할 수 있는 효과가 있다.

Claims (16)

  1. 게이트 전극층들이 형성된 반도체 기판 상에 제 1 절연층을 형성하는 단계와;
    상기 제 1 절연층 상에 비트 라인들을 형성하는 단계와;
    상기 비트 라인들을 포함하여 제 1 절연층 상에 제 2 절연층을 형성하는 단계와;
    상기 제 2 절연층 상에 제 3 절연층을 사이에 두고 상기 절연층들과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층을 차례로 형성하는 단계와;
    상기 제 2 물질층 상에 스토리지 전극 형성 영역을 정의하여 마스크 패턴을 형성하는 단계와;
    상기 마스크 패턴을 사용하여 상기 제 2 물질층, 제 3 절연층, 제 1 물질층, 제 2 절연층, 그리고 제 1 절연층을 차례로 식각 하여 스토리지 전극을 형성하기 위한 콘택홀을 형성하는 단계와;
    상기 마스크 패턴을 제거하는 단계와;
    상기 콘택홀을 도전층으로 채우는 단계와;
    상기 제 3 절연층의 표면이 노출되도록 상기 도전층을 포함하여 상기 제 2 물질층을 평탄화 식각하는 단계와;
    상기 제 1 물질층을 식각 정지층으로 하여 제 3 절연층을 제거하여 반도체 기판과 전기적으로 접속되는 스토리지 전극을 형성하는 단계를 포함하는 DRAM 셀 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극층들은, 도전막 패턴과, 상기 제 1 절연층과의 식각 선택비를 갖고 상기 도전막 패턴을 덮도록 형성된 절연층을 포함하는 DRAM 셀 캐패시터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 절연층은, 실리콘 질화막인 DRAM 셀 캐패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 3 절연층은, 적어도 상기 스토리지 전극과 동일한 두께로 형성되는 DRAM 셀 캐패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 3 절연층은, 8,000Å - 12,000Å 두께 범위 내로 형성되는 DRAM 셀 캐패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 물질층 및 제 2 물질층은, 각각 폴리실리콘 및 실리콘 질화막 중 어느 하나인 DRAM 셀 캐패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 물질층 및 제 2 물질층은, 각각 500Å - 1,500Å 두께 범위 내로 형성되는 DRAM 셀 캐패시터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 콘택홀 형성 단계는, 상기 마스크 패턴을 사용하여 제 3 절연층의 표면이 노출되도록 제 2 물질층을 식각 하여 적어도 하나 이상의 제 1 오프닝(first opening)을 형성하는 단계와;
    상기 제 1 물질층을 식각 정지층으로 사용하여 상기 제 3 절연층을 식각하는 단계와;
    상기 제 1 물질층을 식각 하여 적어도 하나 이상의 제 2 오프닝(second opening)을 형성하되, 상기 제 2 오프닝의 양측벽에 폴리머가 형성되도록 하여 상기 제 2 오프닝의 하부의 직경이 상기 제 1 오프닝의 직경보다 상대적으로 작게 형성되도록 하는 단계와;
    상기 제 2 및 제 1 절연층을 차례로 식각하는 단계를 포함하는 DRAM 셀 캐패시터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 폴리머는, 상기 제 1 물질층을 플루오린(F)을 포함하는 식각 가스를 사용하여 식각 함으로써 형성되는 DRAM 셀 캐패시터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 식각 가스는, CHF3및 CF4중 적어도 어느 하나를 포함하는 DRAM 셀 캐패시터의 제조 방법.
  11. 제 8 항에 있어서,
    상기 제 2 물질층은, 상기 제 3 절연층과 식각 선택비를 갖는 물질로서, 상기 제 3 절연층에 대해서도 동일한 직경의 제 1 오프닝이 형성되도록 하는 DRAM 셀 캐패시터의 제조 방법.
  12. 제 1 항에 있어서,
    상기 평탄화 식각 공정은, 에치 백 공정 및 CMP 중 어느 하나인 DRAM 셀 캐패시터의 제조 방법.
  13. 제 1 항에 있어서,
    상기 DRAM 셀 캐패시터의 제조 방법은, 상기 제 3 절연층을 제거한 후 상기 스토리지 전극 양측의 제 1 물질층을 제거하는 단계를 더 포함하는 DRAM 셀 캐패시터의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 물질층 제거는, 이방성 식각 공정으로 수행되는 DRAM 셀 캐패시터의 제조 방법.
  15. 제 1 항에 있어서,
    상기 DRAM 셀 캐패시터의 제조 방법은, 상기 스토리지 전극을 포함하여 제 1 물질층 상에 도전층을 형성하는 단계와;
    상기 제 2 절연층의 상부 표면이 노출되도록 도전층 및 그 하부의 제 1 물질층을 이방성 식각 공정으로 식각 하여 스토리지 전극 스페이서를 형성하는 단계를 더 포함하는 DRAM 셀 캐패시터의 제조 방법.
  16. 제 15 항에 있어서,
    상기 스토리지 전극 스페이서는, 스토리지 전극의 표면적을 증가시키는 DRAM 셀 캐패시터의 제조 방법.
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