JP4363679B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、選択トランジスタ及びメモリキャパシタを備えてメモリセルが構成されてなるDRAM等の半導体メモリの製造方法に適用して好適なものである。
【0002】
【従来の技術】
通常、DRAMのメモリセルは、ゲート、/ドレインが形成されてなる選択トランジスタと、前記ソースと接続されてなるストレージノード電極上に誘電体膜を介して対向するセルプレート電極が形成されてなるメモリキャパシタとを備えて構成されている。上述の如く構成されたDRAMにおいては、メモリキャパシタの容量を確保するため、ストレージノード電極の表面積を大きくする必要があり、それに伴ってメモリセル領域と周辺回路領域との高さの差が必然的に大きくなる。
【0003】
そこで、メモリキャパシタの段差を低減するため、セルプレート電極を形成した後に、選択トランジスタ及びメモリキャパシタを覆う層間絶縁膜として例えばBPSG(Boro-Phospho Silicate Glass )膜を形成する。そして、このBPSG膜にリフロー処理を施した後、BPSG膜の全面をエッチバックして表面を平坦化する。ここで、エッチバックの終点は、BPSG膜内における最上層の多結晶シリコン膜であるセルプレート電極の一部が露出した状態を検出することにより決定される。そして、セルプレート電極の露出した一部を覆うようにBPSG膜上に絶縁膜を形成し、表面が平坦に形成された絶縁膜上に各種配線膜がパターン形成される。
【0004】
【発明が解決しようとする課題】
上述したように、従来のDRAMの段差軽減法においては、エッチバックの際にセルプレート電極をストッパーとするために、露出したセルプレート電極を再び覆う絶縁膜の形成が不可欠となり、工程の増加及び煩雑化を招いている。
【0005】
また、特開平7−153849号公報には、DRAMを製造する際に、隣接して形成された複数のストレージノード電極の外周を囲むようにダミーパターン用ポリシリコン膜を形成し、このダミーパターン用ポリシリコン膜により外縁のストレージノード電極に近接して形成されるコンタクトホールの表面傾斜を緩和して段差の低減化を図る手法が開示されている。
【0006】
また、特開平5−136132号公報には、DRAMを製造する際に、ゲート電極と同時に第1のダミー層を、ストレージノード電極と同時に第1のダミー層に比して内側に第2のダミー層をそれぞれ形成し、メモリキャパシタの端部の表面傾斜を緩和して段差の低減化を図る手法が開示されている。
【0007】
しかしながら、特開平7−153849号公報や特開平5−136132号公報の手法では、ダミーパターンを埋め込むように層間絶縁膜を形成するため、傾斜の緩和には寄与すると思われるが、層間絶縁膜の表面の十分な平坦性を得ることは困難であろう。層間絶縁膜の表面の十分な平坦性が得られないと、層間絶縁膜の上に配線膜をパターン形成する際にハレーションが生じ、配線膜に細い部分を生じたり、配線が断線したりしてしまう。
【0008】
また、DRAMを代表とする構成要素間に大きな段差を持つ半導体素子を特に対象とするわけではなく、段差部の傾斜緩和を目的とするわけでもないが、特公平6−80667号公報では、拡散層やゲート電極と接続される各配線を形成する際の複数の接続構造体を、非平坦表面を持った半導体基板上に同時形成する手法が開示されている。
【0009】
しかしながら、上記製造方法においては、高さの高い配線をエッチバックのストッパーとして用いるので、露出した配線を再び覆う絶縁膜の形成が不可欠であることに変わりはない。
【0010】
また、特開平9−51038号公報には、冗長ヒューズ部の上方に酸化膜を介してポリシリコンのパターン及び窒化膜等を形成し、このポリシリコンをエッチング用のストッパーとして冗長ヒューズ部の上方の窒化膜等をエッチングすることが開示されている。ここで、冗長ヒューズとは、不良メモリセルを良品のメモリセルに置き換えるために切断される配線をいい、冗長ヒューズ上には200〜400nm程度の絶縁膜のみを残す必要がある。従って、ポリシリコンのパターンは底部までエッチングされて、酸化膜が露出する。
【0011】
しかしながら、上記製造方法においては、ポリシリコンのパターンを冗長ヒューズから200〜400nm程度以内に形成しなければならないので、窒化膜等の表面を平坦化することはできない。
【0012】
そこで、本発明の第1の目的は、半導体基板上に形成された構成要素の間に大きな段差を有するDRAMのような半導体装置において、工程数を増加させたり工程を複雑にすることなく、各構成要素を覆う層間絶縁膜を設計通りに平坦化し、段差部分における層間絶縁膜の傾斜を緩和することである。
【0013】
また、平坦化のために層間絶縁膜を厚く形成すると、これをエッチバックする必要があるが、エッチング時間による調整ではプロセスのバラツキを吸収できない。
【0014】
そこで、本発明の第2の目的は、エッチバックの終了点を示すエンドポイントを半導体装置の中に設けて、エッチバックの際の検出を容易にすることである。
【0015】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、メモリセル領域に複数の選択トランジスタとこれに電気的に接続された複数のキャパシタを含み、周辺トランジスタ領域に複数の周辺トランジスタを含む半導体装置の製造方法であって、半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成する第1の工程と、前記半導体基板においてソース/ドレインとなる部分に電気的に接続される複数の引出電極をそれぞれ形成する第2の工程と、前記選択トランジスタのソースに電気的に接続された前記複数の引出電極の上に前記複数のキャパシタの下部電極をそれぞれ形成すると同時に、前記メモリセル領域において前記周辺トランジスタ領域に隣接する前記複数のキャパシタの内の1つよりも前記周辺トランジスタ領域に近い位置にダミーパターン群の一部となる第1の導電膜を形成する第3の工程と、前記下部電極を覆うように前記キャパシタの誘電体膜を形成する第4の工程と、前記誘電体膜を覆うように導電膜を形成し、当該導電膜を加工して、前記キャパシタの上部電極を形成すると同時に、前記第1の導電膜の上方に、セルプレート電極又は前記ダミーパターン群の一部となる第2の導電膜を形成する第5の工程と、前記上部電極及び前記第2の導電膜を覆うように層間絶縁膜を形成する第6の工程と、前記前記第2の導電膜が露出するまで前記層間絶縁膜の表層を除去し、前記層間絶縁膜の表面を平坦化する第7の工程と、前記層間絶縁膜上に、前記露出した前記第2の導電膜と電気的に接続された配線層を形成する第8の工程とを含む。
【0016】
本発明の半導体装置の製造方法の一態様例においては、メモリセル領域に複数の選択トランジスタとこれに電気的に接続された複数のキャパシタを含み、周辺トランジスタ領域に複数の周辺トランジスタを含む半導体装置の製造方法であって、半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成する第1の工程と、前記半導体基板においてソース/ドレインとなる部分に直接接続される複数の引出電極をそれぞれ形成すると同時に、前記メモリセル領域において前記周辺トランジスタ領域に隣接する前記複数の選択トランジスタの内の1つよりも前記周辺トランジスタ領域に近い位置に、前記引出電極と同一の階層のダミーパターンを形成する第2の工程と、前記引出電極及びダミーパターンを覆うように層間絶縁膜を形成する第3の工程と、前記ダミーパターンが露出するまで前記層間絶縁膜の表層を除去し、前記層間絶縁膜の表面を平坦化する第4の工程と、前記層間絶縁膜上に、前記露出した前記ダミーパターンと電気的に接続された配線層を形成する第5の工程とを含む。
【0044】
【作用】
本発明の半導体装置の製造方法においては、半導体素子の構成要素である導電膜、例えばDRAMであれば下部電極(ストレージノード電極)と共に同一の階層位置にダミーパターンを形成する。このように、ダミーパターンは所定の導電膜と共にパターン形成されるため、工程数を増やすことなく簡易に形成される。そして、このダミーパターンの一部又はダミーパターンを覆う導電膜、例えば上部電極(セルプレート電極)の一部が露出するまで層間絶縁膜の表層を除去して平坦化する。このとき、ダミーパターンが指標となって設計通りに正確に段差部の傾斜が緩和された平坦な層間絶縁膜が形成される。ダミーパターンは半導体素子の構成要素である導電膜(上の例ではストレージノード電極)として機能するものではないため、短絡を懸念することなく平坦な層間絶縁膜上に正確に各種配線膜を形成することができる。
【0045】
ここで、配線膜を積極的にダミーパターンと接続されるように形成しても好適である。この場合、前記配線膜は、ダミーパターン近傍の傾斜の更なる緩和化に寄与するとともに、ダミーパターンを覆う導電膜(上の例ではセルプレート電極)の電位を固定する機能を果たすことが可能である。
【0046】
【発明の実施の形態】
以下、本発明のいくつかの好適な実施形態について図面を参照しながら詳細に説明する。
【0047】
(第1の実施形態)
初めに、第1の実施形態について説明する、この第1の実施形態においては、半導体メモリとして有用なDRAMを例示し、このDRAMの構成を製造方法とともに説明する。このDRAMは、複数のメモリセルと、それらを制御するための複数の周辺トランジスタを含んでいる。図1〜図3は第1の実施形態のDRAMの製造方法を工程順に示す概略断面図である。また、図4は、メモリキャパシタ及びダミーパターンのみを示す概略平面図であり、図1〜図3はこの図4中の一点鎖線A−A’に沿った断面に対応している。
【0048】
先ず、図1(a)に示すように、p型のシリコン半導体基板1上に素子活性領域を画定する素子分離構造、ここではフィールドシールド素子分離構造2を形成する。
【0049】
具体的には、シリコン半導体基板1の表面を熱酸化して、薄いシールドゲート酸化膜3を形成し、低圧CVD法によりシールドゲート酸化膜3上に多結晶シリコン膜4を堆積形成する。このとき、多結晶シリコン膜4の導電性を向上させるために、成膜中にPH3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン(P)を添加する。なお、先ずノンドープの多結晶シリコン膜を形成した後に、イオン注入によりリンを添加してもよい。続いて、低圧CVD法等により、多結晶シリコン膜4上にシリコン酸化膜5を堆積形成する。
【0050】
次いで、シリコン酸化膜5、多結晶シリコン膜4及びシールドゲート酸化膜3にフォトリソグラフィー及びそれに続くドライエッチングを施し、素子分離構造の形状にパターニングする。このとき、素子活性領域において、素子分離構造の形状に形成された部位以外では、シリコン半導体基板1の表面が露出した状態となる。そして、全面にシリコン酸化膜を形成し、このシリコン酸化膜の全面を異方性ドライエッチングして、シリコン酸化膜5、シールドプレート電極(多結晶シリコン膜)4及びシールドゲート酸化膜3の側面にのみシリコン酸化膜を残してサイドウォール6を形成し、メモリセルが形成される素子活性領域を囲むフィールドシールド素子分離構造2を完成させる。
【0051】
なお、素子分離構造としては、フィールドシールド素子分離構造2の代わりに、シリコン半導体基板上にLOCOS(Local Oxidation of Silicon) 法によりフィールド酸化膜を形成したり、シリコン半導体基板1の素子分離領域に溝部を形成し、この溝部を充填するように例えばシリコン酸化膜が充填される素子分離用絶縁膜を形成してもよい。
【0052】
次に、素子活性領域におけるシリコン半導体基板1の表面を熱酸化して、薄いゲート酸化膜7を形成し、フィールドシールド素子分離構造2上を含む全面に、低圧CVD法により多結晶シリコン膜8を堆積形成する。このとき、多結晶シリコン膜8の導電性を向上させるために、成膜中にPH3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン(P)を添加する。続いて、低圧CVD法等により、多結晶シリコン膜8上にシリコン酸化膜9を堆積形成する。
【0053】
次に、図1(b)に示すようにメモリセル領域及び周辺トランジスタ領域において、シリコン酸化膜9、多結晶シリコン膜8及びゲート酸化膜7にフォトリソグラフィー及びそれに続くドライエッチングを施し、素子活性領域上及びフィールドシールド素子分離構造2を跨がるように電極形状にパターニングする。このとき、素子活性領域において、電極形状に形成された部位以外では、シリコン半導体基板1の表面が露出した状態となる。続いて、全面にシリコン酸化膜を形成し、このシリコン酸化膜の全面を異方性ドライエッチングして、シリコン酸化膜9、多結晶シリコン膜8、ゲート酸化膜7及びサイドウォール6の側面にのみシリコン酸化膜を残してサイドウォール10を形成し、電極構造11を完成させる。この電極構造11においては、メモリセル領域内の素子活性領域においてパターニングされた多結晶シリコン膜8がゲート電極となり、ワード線として機能する。
【0054】
続いて、低圧CVD法により、素子活性領域における隣接する電極構造11間を埋め込むように、全面に多結晶シリコン膜22を形成する。このとき、多結晶シリコン膜の導電性を向上させるために、成膜中にPH3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン(P)を添加する。
【0055】
次に、図1(c)に示すように、リンが添加された多結晶シリコン膜22をパターニングして各ゲート電極構造11上で分断し、引き出し電極12を形成する。次いで、シリコン半導体基板1を熱処理する。このとき、引き出し電極12から下層のシリコン半導体基板1内にリンが熱拡散して、一対の不純物拡散層であるソース13及びドレイン14が形成される。即ち、各引き出し電極12がソース13及びドレイン14のパッドの機能を果たすことになる。
【0056】
続いて、図2(a)に示すように、低圧CVD法により、全面にシリコン酸化膜からなる層間絶縁膜15を形成し、この層間絶縁膜15をパターニングして、各引き出し電極12の表面の一部を露出させる。その後、引き出し電極12を介してドレイン14と接続されるように、ビット線(不図示)をパターン形成する。
【0057】
次に、低圧CVD法により、全面に多結晶シリコン膜を膜厚400nm〜1000nm程度に形成し、この多結晶シリコン膜の導電性を向上させるために、成膜中にPH3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン(P)を添加する。
【0058】
続いて、図2(a)及び図4(a)に示すように、多結晶シリコン膜をパターニングして、引き出し電極12を介してソース13と接続されるように各ストレージノード電極16を形成するとともに、層間絶縁膜15上に電気的に孤立したダミーパターン17を同時形成する。このダミーパターン17は、膜厚が比較的大きいストレージノード電極16に起因して形成される段差が最も大きくなる部位、ここではマトリクス状に各素子活性領域に形成されるストレージノード電極16のうち、外縁部に形成されるストレージノード電極16に近接するように形成される。
【0059】
次に、図2(b)に示すように、CVD法により、ストレージノード電極16上及びダミーパターン17上を含む全面に、シリコン窒化膜からなる誘電体膜18を形成する。ここで、誘電体膜としては、シリコン窒化膜の代わりに、シリコン窒化膜及びシリコン酸化膜を順次形成してなる2層構造のNO膜や、シリコン窒化膜、シリコン酸化膜及びシリコン窒化膜を順次形成してなる3層構造のONO膜を形成しても好適である。
【0060】
続いて、低圧CVD法により、誘電体膜18上に多結晶シリコン膜を膜厚50nm〜200nm程度に形成し、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、マトリクス状に整列した各ストレージノード電極16及びダミーパターン17を誘電体膜18を介して覆うセルプレート電極19をパターン形成する。
【0061】
なお、図5(a)に示すように、ダミーパターン17上に誘電体膜18及びセルプレート電極19が存しないようにしてもよい。この場合、図1(a)〜図2(b)の工程後、セルプレート電極19をパターン形成する際に、ダミーパターン17上の多結晶シリコン膜の部位が露出するようにフォトマスクを形成する。その結果、セルプレート電極19をパターニングするときに、ダミーパターン17の側面を覆う主に多結晶シリコン膜からなるサイドウォール20が形成されることになる。
【0062】
次に、図2(c)に示すように、CVD法により、セルプレート電極19上を含む全面に層間絶縁膜、ここではBPSG(Boro-Phospho Silicate Glass )膜21を膜厚400nm〜700nm程度に形成する。なお、層間絶縁膜として、BPSG膜21の代わりに、PSG(Phospho-Silicate Glass) 膜を用いたり、あるいは、CVD法によるシリコン酸化膜、SOG(Spin On Glass )膜、シリコン酸化膜を順次積層した3層構造膜を用いてもよい。
【0063】
次に、シリコン半導体基板1に850℃〜900℃程度、10分〜30分程度の熱処理を施すことにより、BPSG膜21の表面をリフローさせる。ここで、ダミーパターン17を電極構造11に沿って多数設けたり、長さの長いダミーパターンを設けることにより、メモリセル領域におけるBPSG膜の平坦性を改善できる。その後、図3(a)に示すように、BPSG膜21の表面をエッチバックする。ここで、熱処理の後には、ダミーパターン17の近傍における段差(高さが1.0μm〜2.0μm程度)の傾斜が急峻であるため、このダミーパターン17の近傍でBPSG膜21の膜厚が最も小さくなっている。従って、ダミーパターン17をエッチバックを終了させる指標として、ダミーパターン17を覆うセルプレート電極19の一部が露出するまでエッチバックを行う。具体的には、ダミーパターン17を誘電体膜18を介して覆うセルプレート電極19の全部が露出した状態を100%とすると、0.5〜2%程度が露出した状態でエッチバックを終了させる。
【0064】
ここで、図5(a)のようにダミーパターン17の側面にサイドウォール20が形成された場合には、図5(b)に示すように、ダミーパターン17をエッチバックを終了させる指標として、ダミーパターン17の一部(及びサイドウォール20の一部)が露出するまでエッチバックを行う。
【0065】
上記の場合には、セルプレート電極19の膜厚分だけ、ダミーパターン17の高さが低く形成されているので、このエッチバック工程において、メモリセル領域とその周辺回路領域との境界領域における段差を段階的に緩和する効果がある。
【0066】
続いて、図1〜3の断面図に現れていない領域において、BPSG膜21及び層間絶縁膜15を穿ち電極構造11のゲート電極8の表面の一部を露出させるコンタクト孔を形成し、スパッタ法によりコンタクト孔内にTi(チタン)を膜厚20〜40nm程度、TiN(窒化チタン)を膜厚50〜100nm程度に順次積層して下地膜を形成する。引き続きCVD法によりコンタクト孔を埋め込むようにW(タングステン)を形成して、異方性ドライエッチングを施すことにより、コンタクト孔を充填するタングステンプラグ(不図示)を形成する。
【0067】
次に、図3(b)及び図4(c)に示すように、スパッタ法により、タングステンプラグ上を含むBPSG膜21の全面に下地膜23としてのTiN膜を膜厚50nm〜100nm程度に形成し、引き続き下地膜23上にスパッタ法によりアルミニウム合金膜を形成する。続いて、これらアルミニウム合金膜及びTiN膜にフォトリソグラフィー及びそれに続くドライエッチングを施し、タングステンプラグと接続された金属配線膜24と、BPSG膜21の表面から露出したセルプレート電極19の一部と接続された金属配線膜25とを形成する。ここで、金属配線膜24は、上述したコンタクト孔を通じてゲート電極8と接続され、ゲート電極8の低抵抗化に寄与する裏打ち配線として機能する。一方、金属配線膜25は、ダミーパターン17の近傍における傾斜を緩和する機能を有するとともに、セルプレート電極19の電位を所定値、例えば、1/2×VCCに固定する機能を有する。
【0068】
上述したように、第1の実施形態のDRAMの製造方法によれば、ストレージノード電極16と共に同一の階層位置にダミーパターン17を形成する。このように、ダミーパターン17は所定の導電膜と共にパターン形成されるため、工程数を増やすことなく簡易に形成される。そして、このダミーパターン17を覆う導電膜、ここではセルプレート電極19の一部が露出するまでBPSG膜21の表層を除去して平坦化する。このとき、ダミーパターン17が指標となって設計通りに正確に段差部の傾斜が緩和された平坦なBPSG膜21が形成される。ダミーパターン17はストレージノード電極として機能するものではないため、短絡を懸念することなく平坦なBPSG膜21上に正確に各種配線膜、ここでは金属配線膜24,25を形成することができる。
【0069】
更に、金属配線膜25を積極的にダミーパターン17と電気的に接続されるように形成することにより、金属配線膜25が、ダミーパターン17の近傍の傾斜の低減化に寄与するとともに、ダミーパターン17を覆うセルプレート電極19の電位を固定する機能を果たす。
【0070】
次いで、第1の実施形態のいくつかの変形例について説明する。なお、第1の実施形態のDRAMと同一の構成要素等については同一の符号を記して説明を省略する。
【0071】
(変形例1)
先ず、変形例1について説明する。この変形例1のDRAMは、第1の実施形態のDRAMとほぼ同様の構成を有するが、そのダミーパターンの形状が異なる。
【0072】
変形例1のDRAMにおいては、図6に示すように、ダミーパターン31が、マトリクス状に整列したストレージノード電極16の外縁の1辺に沿って外方に凸部32を有して一体形成されている。
【0073】
この変形例1のDRAMによれば、第1の実施形態の場合と同様に、ストレージノード電極16と共に同一の階層位置にダミーパターン31を形成する。このように、ダミーパターン31は所定の導電膜と共にパターン形成されるため、工程数を増やすことなく簡易に形成される。そして、このダミーパターン31を覆う導電膜、ここではセルプレート電極19の一部が露出するまでBPSG膜21の表層を除去して平坦化する。このとき、ダミーパターン31が指標となって設計通りに正確に段差部の傾斜が緩和された平坦なBPSG膜21が形成される。ダミーパターン31はストレージノード電極として機能するものではないため、短絡を懸念することなく平坦なBPSG膜21上に正確に各種配線膜、ここでは金属配線膜24,25を形成することができる。
【0074】
更に、金属配線膜25を積極的にダミーパターン31と接続されるように形成することにより、金属配線膜25が、ダミーパターン31の近傍の傾斜の低減化に寄与するとともに、ダミーパターン31を覆うセルプレート電極19の電位を固定する機能を果たす。
【0075】
更に、ダミーパターン31は、膜厚が比較的大きいストレージノード電極16に起因して形成される段差が最も大きくなる部位、ここではマトリクス状に各素子活性領域に形成されるストレージノード電極16のうち、外縁部の1辺に近接して形成される1列のストレージノード電極16に近接して形成されているため、ダミーパターン31が指標となって更に設計通りに正確に段差部の傾斜が緩和された平坦なBPSG膜21を形成することが可能となり、ダミーパターン31の近傍の傾斜の更なる緩和化を図ることができる。
【0076】
(変形例2)
続いて、第1の実施形態の変形例2について説明する。この変形例2のDRAMは、第1の実施形態及び変形例1のDRAMとほぼ同様の構成を有するが、そのストレージノード電極及びダミーパターンの形状が異なる点で相違する。
【0077】
変形例2のDRAMにおいては、図7に示すように、ストレージノード電極41が、5角以上の多角形状、ここでは6角形状にパターン形成されており、3ピッチをもって繰り返すように格子状に配列している。一方、ダミーパターン42は、ストレージノード電極41と同様に6角形状を有し、メモリセルアレイ43の全体を囲むように、行方向及び列方向にそれぞれストレージノード電極41の2つおきに配列するようにパターン形成されている。ここで、BPSG膜21のエッチバックの際の制御性等を考慮して、ダミーパターン42の幅を、ストレージノード電極41の幅に比して若干、例えば1μm〜2μm狭く形成してもよい。
【0078】
この変形例2のDRAMによれば、第1の実施形態の場合と同様に、ストレージノード電極41と共に同一の階層位置にダミーパターン42を形成する。このように、ダミーパターン42は所定の導電膜と共にパターン形成されるため、工程数を増やすことなく簡易に形成される。そして、このダミーパターン42を覆う導電膜、ここではセルプレート電極19の一部が露出するまでBPSG膜21の表層を除去して平坦化する。このとき、ダミーパターン42が指標となって設計通りに正確に段差部の傾斜が緩和された平坦なBPSG膜21が形成される。ダミーパターン42はストレージノード電極として機能するものではないため、短絡を懸念することなく平坦なBPSG膜21上に正確に各種配線膜、ここでは金属配線膜24,25を形成することができる。
【0079】
更に、金属配線膜25を積極的にダミーパターン42と接続されるように形成することにより、金属配線膜25が、ダミーパターン42の近傍の傾斜の低減化に寄与するとともに、ダミーパターン42を覆うセルプレート電極19の電位を固定する機能を果たす。
【0080】
更に、ダミーパターン42は、膜厚が比較的大きいストレージノード電極41に起因して形成される段差が最も大きくなる部位、ここではマトリクス状に各素子活性領域に形成されるストレージノード電極41のうち、外縁部の4辺に近接して形成されるストレージノード電極41の2つおきに近接して形成されているため、ダミーパターン42が指標となって更に設計通りに正確に段差部の傾斜が緩和された平坦なBPSG膜21を形成することが可能となり、ダミーパターン41の近傍の傾斜の更なる低減化を図ることができる。
【0081】
(第2の実施形態)
次いで、本発明の第2の実施形態について説明する。この第2の実施形態のDRAMは、第1の実施形態のDRAMとほぼ同様の構成を有するが、そのダミーパターンとなる導電膜の種類が異なる(加わる)点で相違する。第2の実施形態においては、このDRAMの構成を製造方法とともに説明する。図8〜図10は、第2の実施形態のDRAMの製造方法の主要工程を順に示す概略断面図である。なお、第1の実施形態のDRAMと同一の構成要素等については同一の符号を記す。また、周辺トランジスタ領域については第1の実施形態のものと同一なので、図面及び説明において省略する。
【0082】
第2の実施形態のDRAMを製造する際には、先ず図1(a)までは第1の実施形態の場合と同様に行う。
【0083】
続いて、図8(a)に示すように、シリコン酸化膜9、多結晶シリコン膜8及びゲート酸化膜7にフォトリソグラフィー及びそれに続くドライエッチングを施し、素子活性領域上及びフィールドシールド素子分離構造2を跨がるように電極形状にパターニングするとともに、電極形状のうち、外縁部の電極形状に近接する部位に多結晶シリコン膜8からなるダミーパターン51を形成する。このとき、素子活性領域において、電極形状に形成された部位以外では、シリコン半導体基板1の表面が露出した状態となる。続いて、全面にシリコン酸化膜を形成し、このシリコン酸化膜の全面を異方性ドライエッチングして、電極形状のシリコン酸化膜9、多結晶シリコン膜8、ゲート酸化膜7及びサイドウォール6の側面と、ダミーパターン51及びゲート酸化膜7の側面にのみシリコン酸化膜を残してサイドウォール10を形成し、電極構造11を完成させる。ここで、電極構造11においては、素子活性領域においてパターニングされた多結晶シリコン膜8がゲート電極となり、ワード線として機能する。一方、ダミーパターン51は電気的に孤立した状態とされる。
【0084】
次に、低圧CVD法により、素子活性領域における隣接する電極構造11間を埋め込むように、全面に多結晶シリコン膜を形成する。このとき、多結晶シリコン膜の導電性を向上させるために、成膜中にPH3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン(P)を添加する。
【0085】
続いて、図8(b)に示すように、リンが添加された多結晶シリコン膜をパターニングして各電極構造11上で分断し、引き出し電極12を形成する。次いで、シリコン半導体基板1を熱処理する。このとき、引き出し電極12から下層のシリコン半導体基板1内にリンが熱拡散して、一対の不純物拡散層であるソース13及びドレイン14が形成される。即ち、各引き出し電極12がソース13及びドレイン14のパッドの機能を果たすことになる。
【0086】
続いて、低圧CVD法により、全面にシリコン酸化膜からなる層間絶縁膜15を形成し、この層間絶縁膜15をパターニングして、各引き出し電極12の表面の一部を露出させる。その後、引き出し電極12を介してドレイン14と接続されるように、ビット線(不図示)をパターン形成する。
【0087】
次に、低圧CVD法により、全面に多結晶シリコン膜を膜厚400nm〜1000nm程度に形成し、この多結晶シリコン膜の導電性を向上させるために、成膜中にPH3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン(P)を添加する。
【0088】
続いて、図8(c)に示すように、多結晶シリコン膜をパターニングして、引き出し電極12を介してソース13と接続されるように各ストレージノード電極16を形成するとともに、層間絶縁膜15上に電気的に孤立したダミーパターン17を同時形成する。ここで、ダミーパターン17は、その外方の端部が層間絶縁膜15及びシリコン酸化膜9を介した下層のダミーパターン51の端部よりも若干内方に位置するように形成される。これらダミーパターン51,17は、膜厚が比較的大きいストレージノード電極16に起因して形成される段差が最も大きくなる部位、ここではマトリクス状に各素子活性領域に形成されるストレージノード電極16のうち、外縁部に形成されるストレージノード電極16に近接するように形成される。
【0089】
次に、図9(a)に示すように、CVD法により、ストレージノード電極16上及びダミーパターン17上を含む全面に、シリコン窒化膜からなる誘電体膜18を形成する。ここで、誘電体膜としては、シリコン窒化膜の代わりに、シリコン窒化膜及びシリコン酸化膜を順次形成してなる2層構造のNO膜や、シリコン窒化膜、シリコン酸化膜及びシリコン窒化膜を順次形成してなる3層構造のONO膜を形成しても好適である。
【0090】
続いて、低圧CVD法により、誘電体膜18上に多結晶シリコン膜を膜厚100nm〜200nm程度に形成し、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、マトリクス状に整列した各ストレージノード電極16及びダミーパターン17を誘電体膜18を介して覆うセルプレート電極19をパターン形成する。
【0091】
なお、ダミーパターン17上に誘電体膜18及びセルプレート電極19が存しないようにしてもよい。この場合、セルプレート電極19をパターン形成する際に、ダミーパターン17上の多結晶シリコン膜の部位が露出するようにフォトマスクを形成する。従って、第1の実施形態の図6と同様に、セルプレート電極19をパターニングするときに、ダミーパターン17の側面を覆う主に多結晶シリコン膜からなるサイドウォール20が形成されることになる。
【0092】
次に、図9(b)に示すように、CVD法により、セルプレート電極19上を含む全面に層間絶縁膜、ここではBPSG膜21を膜厚400nm〜700nm程度に形成する。なお、層間絶縁膜として、BPSG膜21の代わりに、PSG膜を用いたり、あるいは、CVD法によるシリコン酸化膜、SOG膜、シリコン酸化膜を順次積層した3層構造膜を用いてもよい。
【0093】
次に、図10(a)に示すように、シリコン半導体基板1に850℃〜900℃程度、10分〜30分程度の熱処理を施すことにより、BPSG膜21の表面をリフローさせる。その後、図10(a)に示すように、BPSG膜21の表面をエッチバックする。ここで、熱処理の後には、ダミーパターン51,17の近傍における段差(高さが1.0μm〜2.0μm程度)の傾斜が急峻であるため、ダミーパターン17の近傍でBPSG膜21の膜厚が最も小さくなっている(ダミーパターン51の近傍でBPSG膜21の膜厚が最も小さくなっている場合も考えられる。)。従って、ダミーパターン17をエッチバックを終了させる指標として、ダミーパターン17を覆うセルプレート電極19の一部が露出するまでエッチバックを行う。具体的には、ダミーパターン17を誘電体膜18を介して覆うセルプレート電極19の全部が露出した状態を100%とすると、1%程度が露出した状態でエッチバックを終了させる。
【0094】
続いて、図8〜図10の断面図に現れていない領域において、BPSG膜21及び層間絶縁膜15を穿ち電極構造11のゲート電極8の表面の一部を露出させるコンタクト孔を形成し、スパッタ法によりコンタクト孔内にTi(チタン)を膜厚20〜40nm程度、TiN(窒化チタン)を膜厚50〜100nm程度に順次積層して下地膜を形成する。引き続きCVD法によりコンタクト孔を埋め込むようにW(タングステン)を形成して、異方性ドライエッチングを施すことにより、コンタクト孔を充填するタングステンプラグを形成する。
【0095】
次に、図10(b)に示すように、スパッタ法により、タングステンプラグ上を含むBPSG膜21の全面に下地膜23としてのTiN膜を膜厚50nm〜100nm程度に形成し、引き続き下地膜23上にスパッタ法によりアルミニウム合金膜を形成する。続いて、これらアルミニウム合金膜及びTiN膜にフォトリソグラフィー及びそれに続くドライエッチングを施し、タングステンプラグと接続された金属配線膜24と、BPSG膜21の表面から露出したセルプレート電極19の一部と接続された金属配線膜25とを形成する。ここで、金属配線膜24は、上述したコンタクト孔を通じてゲート電極8と接続され、ゲート電極8の低抵抗化に寄与する裏打ち配線として機能する。一方、金属配線膜25は、ダミーパターン17の近傍における傾斜を緩和する機能を有するとともに、セルプレート電極19の電位を所定値、例えば1/2×VCCに固定する機能を有する。
【0096】
上述したように、第2の実施形態のDRAMの製造方法によれば、ゲート電極構造11のゲート電極8と共に同一の階層位置にダミーパターン51を形成するとともに、ストレージノード電極16と共に同一の階層位置にダミーパターン17を形成する。このように、ダミーパターン51,17は所定の導電膜と共にパターン形成されるため、工程数を増やすことなく簡易に形成される。そして、このダミーパターン17を覆う導電膜、ここではセルプレート電極19の一部が露出するまでBPSG膜21の表層を除去して平坦化する。このとき、ダミーパターン17(51)が指標となって設計通りに正確に段差部の傾斜が緩和された平坦なBPSG膜21が形成される。ダミーパターン17(51)はストレージノード電極として機能するものではないため、短絡を懸念することなく平坦なBPSG膜21上に正確に各種配線膜、ここでは金属配線膜24,25を形成することができる。
【0097】
更に、金属配線膜25を積極的にダミーパターン17と電気的に接続されるように形成することにより、金属配線膜25が、ダミーパターン17の近傍の傾斜の低減化に寄与するとともに、ダミーパターン17を覆うセルプレート電極19の電位を固定する機能を果たす。
【0098】
更に、ダミーパターン17のみならずダミーパターン51をダミーパターン17の若干外方に形成するため、ダミーパターン51,17の近傍の傾斜が更に緩和されることになる。
【0099】
第2の実施形態においても、第1の実施形態の変形例1,2と同様に、ダミーパターン17の形状を変えたり、メモリセルアレイを囲むように形成して、更なるBPSG膜21の正確な平坦化性を図るようにしても好適である。
【0100】
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。図11〜図13は、第3の実施形態によるDRAMの製造方法の主要工程を順に示す断面図である。なお、第1の実施形態のものと同一の構成要素については同一の符号を記す。また、周辺トランジスタ領域については第1の実施形態のものと同一なので、図面及び説明において省略する。
【0101】
先ず、図11(a)に示すように、シリコン半導体基板1上にフィールドシールド素子分離構造2を形成する。その後、熱酸化によりゲート酸化膜7を形成し、その上にリンを添加した多結晶シリコン膜8とシリコン酸化膜9を堆積形成する。
【0102】
次に、図11(b)に示すように、ゲート酸化膜7、多結晶シリコン膜8、シリコン酸化膜9を電極形状にパターニングし、サイドウォール10を形成して電極構造11を完成させる。さらに、その上にリンを添加した多結晶シリコン膜22を形成する。ここまでは、第1の実施形態とほぼ同様である。
【0103】
次に、図11(c)に示すように、多結晶シリコン膜22をパターニングして各電極構造11上で分断し、ソース13をキャパシタの下部電極に接続するための引き出し電極71と、ドレイン14をビット線に接続するための引き出し電極72と、ダミーパターン73を形成する。
【0104】
続いて、図12(a)に示すように、シリコン酸化膜を堆積してこれをパターニングすることにより、層間絶縁膜15を形成する。このとき、引き出し電極71と72の上部を露出させる。
【0105】
次に、図12(b)に示すように、CVD法により、BPSG膜等の層間絶縁膜21を、300〜700nmの厚さに堆積し、温度850℃〜900℃、時間10分〜30分で熱処理を施して、その表面を平坦化する。この熱処理の後では、メモリセル領域の周辺部に配置されているダミーパターン近傍の傾斜が急激であるため、層間絶縁膜21の膜厚はダミーパターン近傍において最も小さくなっている。従って、この後にエッチバックすると、図13(a)に示すように、ダミーパターンの多結晶シリコンが最初に露出するので、この露出した時点を検出してエッチバック工程の終点とする。
【0106】
さらに、図13(b)に示すように、層間絶縁膜21及び層間絶縁膜15にコンタクトホールを形成し、リンを添加した多結晶シリコン膜をCVD法により堆積し、引き続き、WSi(タングステンシリコン)をスパッタ法により堆積し、リソグラフィ及びドライエッチング法によりパターニングして、ビット線74を形成する。その後、順次、キャパシタや金属配線を形成する。
【0107】
なお、本発明は上記実施形態に限定されるものではない。例えば、第2の実施形態において、フィールドシールド素子分離構造2のシールドプレート電極4のパターン形成と同時に、シールドプレート電極4と同一の階層位置に更なるダミーパターンを形成し、段差部における傾斜の更なる緩和を図るようにしてもよい。なおこの場合、シールドプレート電極4と共に形成されるダミーパターンを、ダミーパターン51,17に比して最も外方に突出して形成することが好適である。
【0108】
また、ソース13上の引き出し電極12と接続されるビット線を形成する際に、このビット線のパターン形成と同時に、同一の階層位置に更なるダミーパターンを形成し、段差部における傾斜の更なる緩和を図るようにしてもよい。
【0109】
また、本発明はDRAMのみならず、他の様々な半導体素子にも適用可能である。例えば、EEPROM等の不揮発性半導体メモリに本発明を適用した場合には、例えば島状の浮遊ゲート電極を形成する際に、同一の階層位置にダミーパターンを同時形成すること等が考えられる。
【0110】
【発明の効果】
本発明によれば、DRAMを代表とする構成要素間に大きな段差を持つ半導体素子において、工程数を増加させたり煩雑化させることなく、各構成要素を覆う層間絶縁膜を設計通りに平坦化し、段差部における傾斜緩和を正確に行うことが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るDRAMの製造方法を工程順に示す概略断面図である。
【図2】図1に引き続き、本発明の第1の実施形態に係るDRAMの製造方法を工程順に示す概略断面図である。
【図3】図2に引き続き、本発明の第1の実施形態に係るDRAMの製造方法を工程順に示す概略断面図である。
【図4】本発明の第1の実施形態に係るDRAMの製造方法の主要工程を順に示す概略平面図である。
【図5】本発明の第1の実施形態に係るDRAMの製造方法の他の例の主要工程を順に示す概略断面図である。
【図6】本発明の第1の実施形態に係るDRAMの変形例1のDRAMの主要部位を示す概略平面図である。
【図7】本発明の第1の実施形態に係るDRAMの変形例2のDRAMの主要部位を示す概略平面図である。
【図8】本発明の第2の実施形態に係るDRAMの製造方法を工程順に示す概略断面図である。
【図9】図8に引き続き、本発明の第2の実施形態に係るDRAMの製造方法を工程順に示す概略断面図である。
【図10】図9に引き続き、本発明の第2の実施形態に係るDRAMの製造方法を工程順に示す概略断面図である。
【図11】本発明の第3の実施形態に係るDRAMの製造方法を工程順に示す概略断面図である。
【図12】図11に引き続き、本発明の第3の実施形態に係るDRAMの製造方法を工程順に示す概略断面図である。
【図13】図12に引き続き、本発明の第3の実施形態に係るDRAMの製造方法を工程順に示す概略断面図である。
【符号の説明】
1 シリコン半導体基板
2 フィールドシールド素子分離構造
3 シールドゲート酸化膜
4 多結晶シリコン膜
5,9 シリコン酸化膜
6,10,20 サイドウォール
7 ゲート酸化膜
8 ゲート電極(多結晶シリコン膜)
11 電極構造
12,71,72 引き出し電極
13 ソース
14 ドレイン
15 層間絶縁膜
16,41 ストレージノード電極
17,31,42,51,73 ダミーパターン
18 誘電体膜
19 セルプレート電極
21 BPSG膜
22 多結晶シリコン膜
23 下地膜
24,25 金属配線膜
74 ビット線
Claims (9)
- メモリセル領域に複数の選択トランジスタとこれに電気的に接続された複数のキャパシタを含み、周辺トランジスタ領域に複数の周辺トランジスタを含む半導体装置の製造方法であって、
半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成する第1の工程と、
前記半導体基板においてソース/ドレインとなる部分に電気的に接続される複数の引出電極をそれぞれ形成する第2の工程と、
前記選択トランジスタのソースに電気的に接続された前記複数の引出電極の上に前記複数のキャパシタの下部電極をそれぞれ形成すると同時に、前記メモリセル領域において前記周辺トランジスタ領域に隣接する前記複数のキャパシタの内の1つよりも前記周辺トランジスタ領域に近い位置にダミーパターン群の一部となる第1の導電膜を形成する第3の工程と、
前記下部電極を覆うように前記キャパシタの誘電体膜を形成する第4の工程と、
前記誘電体膜を覆うように導電膜を形成し、当該導電膜を加工して、前記キャパシタの上部電極を形成すると同時に、前記第1の導電膜の上方に、セルプレート電極又は前記ダミーパターン群の一部となる第2の導電膜を形成する第5の工程と、
前記上部電極及び前記第2の導電膜を覆うように層間絶縁膜を形成する第6の工程と、
前記前記第2の導電膜が露出するまで前記層間絶縁膜の表層を除去し、前記層間絶縁膜の表面を平坦化する第7の工程と、
前記層間絶縁膜上に、前記露出した前記第2の導電膜と電気的に接続された配線層を形成する第8の工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記層間絶縁膜が、BPSG膜とPSG膜の内の1つを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第3の工程は、前記複数のキャパシタの下部電極と前記第1の導電膜を規則的に配列して形成することを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の工程は、前記半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成すると同時に、前記ダミーパターン群の一部となる補助的な導電膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ダミーパターン群の前記補助的な導電膜を、前記第1の導電膜及び前記第2の導電膜よりも、前記周辺トランジスタ領域に近い位置に形成することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記半導体基板上に絶縁膜を介してシールドプレート電極を形成する工程をさらに含み、
前記第1の工程は、前記半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成すると同時に、前記シールドプレート電極上に絶縁膜を介してフィールドシールド電極を形成するとともに、前記補助的な導電膜を形成するステップを含み、これにより前記半導体装置が、複数の前記メモリセルの素子活性領域を確定するフィールドシールド素子分離構造を有することを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記第8の工程は、前記露出した前記第2の導電膜と電気的に接続された配線層を形成すると同時に、前記選択トランジスタのゲート電極に電気的に接続される配線層を同一の階層で形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- メモリセル領域に複数の選択トランジスタとこれに電気的に接続された複数のキャパシタを含み、周辺トランジスタ領域に複数の周辺トランジスタを含む半導体装置の製造方法であって、
半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成する第1の工程と、
前記半導体基板においてソース/ドレインとなる部分に直接接続される複数の引出電極をそれぞれ形成すると同時に、前記メモリセル領域において前記周辺トランジスタ領域に隣接する前記複数の選択トランジスタの内の1つよりも前記周辺トランジスタ領域に近い位置に、前記引出電極と同一の階層のダミーパターンを形成する第2の工程と、
前記引出電極及びダミーパターンを覆うように層間絶縁膜を形成する第3の工程と、
前記ダミーパターンが露出するまで前記層間絶縁膜の表層を除去し、前記層間絶縁膜の表面を平坦化する第4の工程と、
前記層間絶縁膜上に、前記露出した前記ダミーパターンと電気的に接続された配線層を形成する第5の工程とを含むことを特徴とする半導体装置の製造方法。 - 前記第5の工程は、前記露出した前記ダミーパターンと電気的に接続された配線層を形成すると同時に、前記選択トランジスタのゲート電極に電気的に接続される配線層を同一の階層で形成することを特徴とする請求項8に記載の半導体装置の製造方法。
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