DE19933480B4 - Verfahren zur Herstellung eines zylindrischen Kondensators - Google Patents

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Abstract

Verfahren zur Herstellung eines DRAM-Zellenkondensators, umfassend:
Ausbilden einer ersten Isolationsschicht (400, 403; 500, 502), die zumindest eine Nitridschicht und eine Oxidschicht umfaßt, auf einem integrierten Schaltkreissubstrat;
selektives Ätzen der ersten Isolationsschicht, um ein Kontaktloch (406, 504) auszubilden;
Füllen des Kontaktlochs (406, 504) mit einem leitenden Material und Ausbilden eines Kontaktsteckers (408, 506);
Ausbilden einer Formschicht (410, 508) auf der ersten Isolationsschicht und auf dem Kontaktstecker;
Ausbilden einer Öffnung (412, 512) oberhalb des Kontaktsteckers (408, 506) durch Ätzen der Formschicht (410, 508) und eines Teils der ersten Isolationsschicht (400, 403; 500, 502) unter Verwendung der Nitridschicht der ersten Isolationsschicht als Ätzstoppschicht und dadurch das Herausragenlassen des Kontaktsteckers (408, 506) aus einer oberen Oberfläche der Nitridstoppschicht;
Vergrößern der Öffnung (412, 512) durch Ätzen beider Seitenwände der Öffnung um eine vorbestimmte Dicke;
Abscheiden einer leitenden Schicht (414, 514) für einen Speicherknoten (414a, 514a) in der...

Description

  • Die Erfindung betrifft die Halbleiterbauelement-Fertigung und insbesondere ein Verfahren zur Herstellung eines DRAM-Zellenkondensators.
  • Wenn die Speicherzellendichte von DRAM-Bauelementen zunimmt, besteht eine ständige Herausforderung darin, eine ausreichend hohe Speicherkapazität trotz sinkender Zellenfläche aufrechtzuerhalten. Außerdem besteht ein ständiges Ziel darin, die Zellenfläche weiter zu senken. Um eine Kapazität eines solchen Speicherkondensators auf einem brauchbaren Wert zu halten, wurden viele Verfahren untersucht und entwickelt. Eine Vorgehensweise besteht darin, eine dielektrische Schicht mit hoher Dielektrizitätskonstante, wie z.B. BST, anstelle einer herkömmlichen dielektrischen NO- oder ONO-Schicht auszubilden. Die Ausbildung der dielektrischen Schicht ist jedoch noch im Untersuchungsstadium und es besteht ein mit der Zuverlässigkeit verbundenes Problem.
  • Eine alternative Vorgehensweise besteht darin, einen dreidimensionalen Kondensator, wie z.B. einen Stapelkondensator, auszubilden, um die vorhandene Oberfläche zu vergrößern. Solche Stapelkondensatoren umfassen beispielsweise doppelte Stapel-, Rippenstapel-, zylindrische, gespreizte Stapel- und Kastenstruktur- Kondensatoren. Da sowohl die äußeren als auch die inneren Oberflächen als effektive Kondensatorfläche verwendet werden können, eignet sich die zylindrische Struktur vorteilhaft für den dreidimensionalen Stapelkondensator und eignet sich besonders für eine integrierte Speicherzelle, wie z.B. DRAM-Zellen.
  • Als Verweis offenbarte das US-Pat. Nr. 5 340 765 (23. August 1994) ein Verfahren zur Herstellung einer Kondensatorstruktur, die einem zylindrischen Behälter ähnelt. Komplexere Strukturen, wie z.B. die Behälter-in-Behälter- und Mehrfachstift-Strukturen sind im US-Pat. Nr. 5 340 763 (23. August 1994) offenbart.
  • In letzter Zeit wurden neue Technologien entwickelt zur weiteren Vergrößerung der effektiven Oberfläche durch Modifizieren der Oberflächenmorphologie des Polysilizium-Speicherknotens selbst durch Eingravieren oder Steuern der Keimbildungs- und Wachstumsbedingung von Polysilizium. Eine Siliziumschicht mit halbkugelförmigen Körnchen (HSG) kann über einem Speicherknoten abgeschieden werden, um die Oberfläche und Kapazität zu erhöhen.
  • Ein mit einem Kondensator mit einer HSG-Siliziumschicht verbundenes Problem ist die elektrische Brücke zwischen benachbarten Speicherknoten. Darüber hinaus lassen DRAM-Bauelemente mit hoher Packungsdichte wenig Platz für den Speicherknoten einer Speicherzelle, was es schwierig macht, HSG-Silizium auf der inneren Oberfläche des zylindrischen Kondensators zu verwenden, und zu elektrischen Brücken zwischen gegenüberliegendem HSG-Silizium innerhalb des Zylinders, insbesondere bezüglich der kürzesten Richtung des zylindrischen Kondensators, führt.
  • Insbesondere bei einem 256 DRAM mit einem Entwurfsmaß von 170 nm weist der zylindrische Kondensator mit der HSG-Siliziumschicht in der kürzesten Richtung eine minimale Strukturbreite von 170 nm auf. Zu diesem Zeitpunkt ist es erforderlich, daß eine leitende HSG-Rahmenschicht mindestens 40 nm aufweist, und das HSG weist eine Dicke von etwa 30 nm auf. Die Gesamtdicke des Speicherknotens mit der HSG-Siliziumschicht wird etwa 140 nm. Daher ist es sehr schwierig, anschließend eine dielektrische Schicht und einen Plattenknoten auszubilden, da die dielektrische Schicht eine Dicke von etwa 8 nm aufweist und der Plattenknoten eine Dicke von etwa 30 nm aufweist. Die Gesamtabmessung der in der zylindrischen Öffnung abgeschiedenen Schichten beträgt nämlich in der kürzesten Richtung etwa 216 nm, was über dem Entwurfsmaß von 170 nm liegt. Folglich ist es unmöglich, bei Anwendung des Entwurfsmaßes von 170 nm eine HSG-Siliziumschicht auszubilden, und es kann keine ausreichende Kapazität erhalten werden, die für die Leistung des Bauelements erforderlich ist.
  • Die US 5,714,779 offenbart einen Kondensator für eine Speicherzelle und ein Verfahren zu dessen Herstellung, bei dem zur Herstellung der unteren Kondensatorelektrode eine Öffnung in eine Formschicht anisotrop geätzt und in dieser eine Metallschicht abgeschieden wird. Es wird auch vorgeschlagen, nach dem anisotropen Ätzen ein isotropes Ätzen zum seitlichen Vergrößern der Öffnung durchzuführen.
  • Auch bei der DE 197 20 230 A1 wird ein Kondensator für eine Speicherzelle vorgesehen, wobei während des Herstellungsverfahrens eine Formschicht zur Ausbildung einer zylindrischen Elektrode verwendet wird.
  • Im Artikel "Cylindrical full metal capacitor technology ..." in 1997 Symposium on VLSI Technology Digest of Technical Papers, S. 151/152, wird zur Herstellung einer zylindrischen, während des Verfahrens vorübergehend freistehenden unteren Kondensatorelektrode, die Verwendung einer Formschicht beschrieben. In einer mit einer TiN-Ätzstoppschicht versehenen Durchgangsöffnung im Substrat wird ein Wolfram-Kontaktstecker ausgebildet, auf dem wiederum eine W-Kontaktplatte aufgesetzt ist. Die W-Kontaktplatte steht über das Substrat bzw. die TiN- Ätzstoppschicht hervor und wird in weiteren Schritten durch einen Zylindermantel umgeben, der sich an den Seitenkanten der W-Kontaktplatte bis zur Oberfläche der TiN-Stoppschicht erstreckt.
  • Die US 5,401,681 offenbart das Ausbilden eines Kondensators für eine Speicherzelle, bei dem eine zylindrische untere Elektrode über einem vorspringenden Kontaktstecker ausgebildet wird. An der Innenseite der unteren Elektrode sind HSG-Knötchen ausgebildet, um die Oberfläche zu vergrößern. Die untere Elektrode wird jedoch ohne nachher zu entfernende Formschicht und ohne Füllschicht vor dem Planarisieren ausgebildet. Die Ausbildung eines ähnlichen Kondensators zeigt die US 5,770,500 .
  • Eine ähnliche Anordnung offenbart die US 5,597,756 . Gegenüber der US 5,401,681 wird jedoch die Stützschicht an der Außenseite der zylindrischen Kondensatorelektrode entfernt und auf der gesamten freiliegenden Oberfläche der Kondensatorelektrode HSG-Knötchen ausgebildet. Die Kondensatorelektrode wird mit einer dielektrischen Schicht überzogen (Innen und Außen) und anschließend wird darauf die zweite Kondensatorelektrode abgeschieden.
    •
  • Es ist Aufgabe der Erfindung, ein Verfahren zur Herstellung eines zylindrischen Kondensators in einem integrierten Schaltkreisbauelement bereitzustellen, bei dem ein guter mechanischer und elektrischer Kontakt zwischen einem Kontaktstecker und einer zylindrischen Elektrode gewährleistet ist.
  • Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst.
  • Vorteilhafte Ausgestaltungen sind Gegenstand von Unteransprüchen.
  • Ein Merkmal des Anspruchs 1 ist die Ausbildung des zylindrischen Kondensators mit HSG-Silizium auf seiner inneren Oberfläche, um die vorhandene Oberfläche zu vergrößern, wobei ein gelockertes Entwurfsmaß für einen photographischen Prozeß durch Vergrößern der durch den photographischen Prozeß festgelegten Öffnungen zur Speicherknotenausbildung durch Naßätzen verwendet wird.
  • Das vorstehend erwähnte Verfahren umfaßt ferner, vor dem Ausbilden der Formschicht, das Ausbilden einer weiteren Isolationsschicht und das Ausbilden eines Kontaktsteckers darin, wobei sich der Speicherknoten mit dem Kontaktstecker in Kontakt befindet. Der Kontaktstecker wird durch den Prozeß des Ätzens eines ausgewählten Teils der weiteren Isolationsschicht, des Abscheidens eines leitenden Materials und des Planarisierens des leitenden Materials ausgebildet. Darüber hinaus kann eine Teildicke der weiteren Isolationsschicht außerhalb des Kontaktsteckers überätzt werden, um einen aus der oberen Oberfläche der geätzten weiteren Isolationsschicht herausragenden Kontaktstecker auszubilden. Dieser herausragende Kontaktstecker weist eine vergrößerte Kontaktfläche mit dem Speicherknoten auf und stützt den Speicherknoten vorteilhaft ab.
  • Ein ausgewählter Teil der Formschicht wird durch einen photographischen Prozeß geätzt, um darin eine Öffnung für einen Speicherknoten auszubilden. Die Seitenwände der Öffnung werden durch Naßätzen um eine vorbestimmte Dicke geätzt, um die Öffnung zu vergrößern. In der vergrößerten Öffnung und auf der Formschicht wird eine leitende Schicht für den Speicherknoten abgeschieden, welche der Topologie der vergrößerten Öffnung folgt. Eine Isolationsschicht wird auf der leitenden Schicht abgeschieden, um die vergrößerte Öffnung vollständig zu füllen. Die Isolationsschicht und die leitende Schicht werden bis zur Formschicht hinab planarisiert. Der Rest der Isolationsschicht wird aus der vergrößerten Öffnung entfernt, um einen zylindrischen Speicherknoten auszubilden. HSG-Silizium wird auf der inneren Oberfläche des zylindrischen Speicherknotens ausgebildet. Anschließend werden eine dielektrische Schicht und ein Plattenknoten darauf abgeschieden, um einen zylindrischen Kondensator auszubilden.
  • Gemäß Anspruch 2 werden die Seitenwände der Öffnung (d.h. die Formschicht) in einer Größenordnung von mindestens derselben Dicke wie die leitende Schicht für einen Speicherknoten geätzt. Der Abstand zwischen benachbarten Öffnungen kann bis auf eine Größenordnung von etwa 10 nm verkürzt werden.
  • Gemäß Anspruch 3 umfaßt das Verfahren ferner das Ausbilden einer Schutzschicht auf den HSG-Siliziumknötchen vor der Abscheidung der Isolationsschicht, und die so ausgebildete Schutzschicht wird vor der Abscheidung der dielektrischen Schicht entfernt.
  • Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
  • 1A bis 1E Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer ersten Ausführungsform der Erfindung;
  • 2 schematisch einen DRAM-Zellenkondensator gemäß der ersten Ausführungsform der Erfindung;
  • 3A bis 3D Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer zweiten Ausführungsform der Erfindung;
  • 4A bis 4E Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer dritten Ausführungsform der Erfindung;
  • 5A bis 5E Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer vierten Ausführungsform der Erfindung;
  • 6A bis 6E Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer fünften Ausführungsform der Erfindung; und
  • 7A bis 7E Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer sechsten Ausführungsform der Erfindung.
    •
  • Die Erfindung wird nun nachstehend mit Bezug auf die zugehörigen Zeichnungen genauer beschrieben, in denen bevorzugte Ausführungsformen der Erfindung gezeigt werden. Diese Erfindung kann jedoch in verschiedenen Formen verkörpert werden und sollte nicht als auf die hierin dargelegten Ausführungsformen begrenzt aufgefaßt werden. Diese Ausführungsformen sind vielmehr vorgesehen, damit diese Offenbarung vollkommen und vollständig ist, und übermitteln Fachleuten vollständig den Schutzbereich der Erfindung. In den Zeichnungen ist die Dicke der Schichten und Bereiche der Deutlichkeit halber übertrieben dargestellt. Es ist auch selbstverständlich, daß, wenn eine Schicht als "auf" einer anderen Schicht oder einem Substrat bezeichnet wird, sie direkt auf der anderen Schicht oder dem Substrat liegen kann oder auch Zwischenschichten vorliegen können. Überdies umfaßt jede hierin beschriebene und erläuterte Ausführungsform ebenso ihre Ausführungsform vom komplementären Leitfähigkeitstyp.
  • (Ausführungsform 1)
  • 1A bis 1E zeigen schematisch Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer ersten Ausführungsform der Erfindung. 2 zeigt ein Strukturentwurfsdiagramm eines DRAM-Zellenkondensators von 1A bis 1E.
  • Mit Bezug auf 1E, die schematisch die Struktur eines zylindrischen Speicherknotens zeigt, weist der zylindrische Speicherknoten 120 HSG-Siliziumknötchen 116 auf den inneren Oberflächen des Zylinders auf. Der Speicherknoten 120 ist über einen Kontaktstecker 108 in Isolationsschichten 100, 102, 103 und 104 mit einem aktiven Bereich eines integrierten Schaltkreissubstrats (in den Zeichnungen nicht dargestellt) elektrisch verbunden. Die Isolationsschichten werden durch Abwechseln von Oxidschichten 100 und 103 und Nitridschichten 102 und 104 hergestellt. Der Kontaktstecker 108 ragt aus einer oberen Oberfläche der Nitridschicht 104 heraus. Daher weist der Speicherknoten 120, der auf dem Kontaktstecker 108 und auf der Nitridschicht 104 außerhalb des Kontaktsteckers 106 ausgebildet ist, eine vergrößerte Kontaktfläche mit dem Kontaktstecker 108 auf, wodurch der Kontaktwiderstand verringert wird, und stützt auch vorteilhaft den Speicherknoten 120 ab.
  • Die HSG-Siliziumknötchen 116 sind nur auf der inneren Oberfläche des Zylinders ausgebildet. Daher kann eine elektrische Brücke zwischen benachbarten Speicherknoten vermieden werden und auch der Abstand zwischen benachbarten Speicherknoten kann minimiert werden.
  • Die Ausbildung des vorstehend erwähnten Speicherknotens 120 wird mit Bezug auf 1A bis 1E beschrieben. Die Erfindung betrifft ein Verfahren zur Herstellung eines DRAM-Zellenkondensators. Der Prozeß zum Ausbilden der Feldoxidschicht und der Transistorstruktur, der derzeit bei der Herstellung von DRAM-Zellen praktiziert wird, wird nur kurz beschrieben, um die Erfindung besser zu verstehen.
  • Zuerst wird ein integriertes Schaltkreissubstrat (in den Zeichnungen nicht dargestellt) bereitgestellt. Die Feldoxidschicht wird auf dem Substrat ausgebildet, um einen aktiven und einen inaktiven Bereich festzulegen. Der aktive Bereich ist der Bereich, mit dem eine elektrische Verbindung hergestellt werden soll. Die Feldoxidschicht kann durch ein Verfahren der Flachgrabenisolation oder ein Verfahren der Lokaloxidation von Silizium ausgebildet werden. Auf vorbestimmten Bereichen des Substrats werden üblich Transistoren ausgebildet.
  • Eine Isolationszwischenschicht 100 mit Bitleitungen darin (in den Zeichnungen nicht dargestellt) wird auf dem Substrat ausgebildet. Obwohl nicht dargestellt, ist die Bitleitung mit einem vorbestimmten aktiven Bereich elektrisch verbunden. Eine Siliziumnitridschicht und eine Oxidschicht werden auf der Isolationszwischenschicht 100 in abwechselnder Weise ausgebildet. Zuerst wird nämlich eine Siliziumnitridschicht 102 auf der Isolationszwischenschicht 100 abgeschieden und dann wird darauf eine Oxidschicht 103 abgeschieden. Eine weitere Siliziumnitridschicht 104 wird dann auf der Oxidschicht 103 ausgebildet und eine weitere Oxidschicht 105 wird auf der weiteren Nitridschicht 104 ausgebildet. Die Siliziumnitridschichten 102 bzw. 104 werden mit einer Dicke von etwa 3 nm bis 5 nm ausgebildet.
  • Die Siliziumnitridschicht 102 dient zur Verhinderung der Oxidation der Bitleitung während eines Oxidationsprozesses.
  • Kontaktlöcher 106 werden in den abwechselnden Schichten 100, 102, 103 und 104 und in der Isolationszwischenschicht 100 geöffnet, um einen vorbestimmten aktiven Bereich des Substrats freizulegen. Ein leitendes Material wird abgeschieden, um die Kontaktlöcher 106 zu füllen, und dann planarisiert, um Kontaktstecker 108 auszubilden. Das leitende Material umfaßt ein Polysilizium, Titannitrid, Titan, Wolfram, Wolframsilizid und alle Kombinationen davon. Diese Liste von Materialien soll nicht erschöpfend sein, sondern soll beispielhaft sein. Die Planarisierung umfaßt einen Rückätzprozeß.
  • Eine Oxidschicht 110, wie z.B. PE-TEOS, wird dann auf den Kontaktsteckern 108 und auf der Oxidschicht 105 der abwechselnden Schichten mit einer Dicke abgeschieden, die die Höhe des später ausgebildeten Speicherknotens festlegt. Die Oxidschichten 110 und 105 werden als Formschicht 111 zur Speicherknotenausbildung verwendet. Unter Verwendung eines photographischen Prozesses mit einem Entwurfsmaß von 170 nm werden die Oxid-Formschichten bezüglich der Kontaktstecker 108 und der Nitridschicht 104 selektiv geätzt und dadurch werden Öffnungen 112 für den Speicherknoten ausgebildet und der Kontaktstecker 108 ragt aus einer oberen Oberfläche der Nitridschicht 104 heraus (siehe Bezugsziffer 113). Aufgrund des herausragenden Kontaktsteckers 108 kann die Kontaktfläche mit dem später ausgebildeten Speicherknoten vergrößert werden und die Überlagerungstoleranz des Kontaktsteckers kann erhöht werden.
  • Wie in 2 zu sehen ist, weist die resultierende Öffnung 112, in der kürzesten Richtung derselben gemessen, eine Abmessung "a" (etwa 170 nm) auf, die dieselbe ist wie der Abstand zwischen benachbarten Öffnungen. Der Abstand zwischen benachbarten Öffnungen ist nämlich derselbe wie die Weite "a" der Öffnung in der kürzesten Richtung. Die Abmessung "a" ist das Entwurfsmaß des photographischen Prozesses für die Speicherknotenausbildung.
  • Mit Bezug auf 1B wird eine Teildicke von beiden Seitenwänden der Öffnung 112 geätzt, um deren Abmessung zu vergrößern und dadurch vergrößerte Öffnungen 112a auszubilden und den Abstand zwischen benachbarten Öffnungen zu verringern. Die Seitenwände der Öffnung werden durch einen Naßätzprozeß in einem Ausmaß von mindestens derselben Dicke wie die später ausgebildete leitende Schicht für die Speicherknoten geätzt. Beispielsweise wird eine Dicke der Seitenwände von mindestens etwa 40 nm geätzt. Wie in 2 zu sehen ist, wird die Öffnungsgröße von "a" auf "e" erhöht und dadurch wird der Abstand zwischen benachbarten Öffnungen von "a" auf "c" gesenkt. Der Abstand zwischen den benachbarten Öffnungen, der das Entwurfsmaß übertrifft, kann gemäß diesem Verfahren ausgebildet werden, und auch die Oberflächen des Speicherknotens können aufgrund der vergrößerten Öffnungen vergrößert werden.
  • Mit Bezug auf 1C wird in der vergrößerten Öffnung 112a und auf der Formschicht 111 eine leitende Schicht 114 für Speicherknoten, welche der Topologie der vergrößerten Öffnung 112a folgt, mit einer Dicke von mindestens 40 nm abgeschieden. Dies ist eine minimale Dicke, die für das HSG-Silizium-Wachstum darauf erforderlich ist. Die leitende Schicht besteht aus einem amorphen Silizium. HSG-Siliziumknötchen 116 werden dann auf der leitenden Schicht 114 durch irgendein geeignetes herkömmliches Verfahren ausgebildet. Nach der Abscheidung der leitenden Schicht 114 und der Ausbildung der HSG-Siliziumknötchen 116 weist die resultierende Öffnung 112b in der kürzesten Richtung eine Größe "d" auf, wie in 2 zu sehen ist.
  • Eine Planarisierungs-Oxidschicht 118, wie z.B. PE-TEOS, wird dann auf der leitenden Schicht 114 und auf den HSG-Siliziumknötchen 116 abgeschieden, um den Rest der Öffnung vollständig zu füllen. Eine solche Oxidschicht 118 dient zum Schutz vor der Verunreinigung des HSG-Siliziums und der leitenden Schicht während eines anschließenden Planarisierungsprozesses.
  • Für die elektrische Isolation von benachbarten Speicherknoten wird ein Planarisierungsprozeß, wie z.B. ein CMP (chemisch-mechanisches Polieren)-Verfahren, bis zur Formschicht 111 hinab ausgeführt und dadurch werden Speicherknoten 114a ausgebildet, wie in 1D gezeigt.
  • Die Planarisierungs-Oxidschicht 118 und die Formschicht 111 werden bezüglich der Nitridschicht 104 selektiv entfernt, um die Speicherknoten 114a, die HSG-Siliziumknötchen 116 auf ihrer inneren Oberfläche aufweisen, vollständig auszubilden, wie in 1E zu sehen ist. Die Entfernung der Oxidschichten 118 und 111 wird unter Verwendung eines naßchemischen Ätzmittels, wie z.B. eines gepufferten Oxid-Ätzmittels (BOE), durchgeführt. Danach wird eine Ausheilung in PH3 mit hoher Konzentration ausgeführt, um die Speicherknoten 114a zu dotieren.
  • Anschließend werden eine dielektrische Schicht und eine obere Platte ausgebildet und dadurch wird ein zylindrischer Kondensator ausgebildet.
  • Im allgemeinen weist in einem 256 DRAM mit einem Entwurfsmaß von 170 nm der zylindrische Kondensator mit HSG-Silizium in der kürzesten Richtung eine minimale Strukturbreite von 170 nm auf. Zu diesem Zeitpunkt weist die leitende HSG-Rahmenschicht mindestens 40 nm auf und das HSG weist eine Dicke von etwa 30 nm auf. Die Gesamtdicke des Speicherknotens wird etwa 140 nm (= 2 × 40 + 2 × 30). Folglich ist es sehr schwierig, anschließend eine dielektrische Schicht und einen Plattenknoten auszubilden, da die dielektrische Schicht eine Dicke von etwa 8 nm aufweist und der Plattenknoten eine Dicke von etwa 30 nm aufweist. Die Gesamtabmessung der in der zylindrischen Öffnung abgeschiedenen Schichten beträgt nämlich in der kürzesten Richtung etwa 216 nm (= 140 + 30 × 2 + 8 × 2), was über dem Entwurfsmaß von 170 liegt. Folglich ist es unmöglich, bei Anwendung des Entwurfsmaßes von 170 nm HSG-Silizium auszubilden.
  • Gemäß der Erfindung wird jedoch die Öffnung 112 für die Speicherknotenausbildung, die durch das Entwurfsmaß von 170 nm definiert ist, durch Naßätzen um eine Dicke von mindestens 40 nm und mehr, beispielsweise 70 nm, vergrößert. Insbesondere kann die Größe "a" von 170 nm der Öffnung 112, die durch einen photographischen Prozeß festgelegt wird, durch Ätzen der Seitenwände der Öffnung 112 um etwa 70 nm ("b") auf eine Größe "e" von 310 nm vergrößert werden; 170 nm + 70 nm × 2 = 310 nm. Folglich gibt es genügend Spielraum für die nachfolgende leitende HSG-Rahmenschicht (etwa 40 nm), die HSG-Ausbildung (etwa 30 nm), die Abscheidung der dielektrischen Schicht (etwa 8 nm) und die Plattenknotenausbildung (etwa 30 nm). Etwa 90 nm oder mehr Spielraum können selbst nach der Fertigstellung des Speicherknotens, des HSG-Siliziums, der dielektrischen Schicht und des Plattenknotens erzeugt werden.
  • Zu diesem Zeitpunkt wird der Abstand zwischen benachbarten Öffnungen von 170 nm "a" auf "c" verringert. Der Abstand "c" kann auf etwa 10 nm, vorzugsweise 20 nm bis 100 nm, verringert werden. Folglich kann dieses Verfahren vorteilhaft auf ein integriertes Schaltkreisbauelement mit höherer Packungsdichte angewendet werden.
  • Wenn ein Justierfehler zwischen der Öffnung und dem Kontaktstecker vorhanden ist, gibt es überdies wenig Probleme, die mit dem Justierfehler verbunden sind, da die Öffnung gemäß der Erfindung durch Naßätzen vergrößert wird.
  • Außerdem ist die Kapazität des zylindrischen Kondensators gemäß der Erfindung im Vergleich zum herkömmlichen, einfachen zylindrischen Kondensator ohne HSG-Silizium bei einem gegebenen Entwurfsmaß erhöht. Insbesondere besitzt der herkömmliche, einfache zylindrische Kondensator mit einem Entwurfsmaß von 170 nm eine Kapazität von etwa 21 fF/Zelle (Cmin) bzw. 25 fF/Zelle (Cmax) mit einem TaO-Dielektrikum und 13 fF/Zelle (Cmin) bzw. 15 fF/Zelle (Cmax) bei einem NO-Dielektrikum. Andererseits besitzt der Kondensator mit HSG-Siliziumknötchen gemäß der Erfindung etwa 35 fF/Zelle (Cmin) bzw. 42 fF/Zelle (Cmax) bei einem TaO-Dielektrikum und 30 fF/Zelle (Cmin) bzw. 35 fF/Zelle (Cmax) bei einem NO-Dielektrikum. Die Erfindung sieht eine ausreichende Kapazität vor, die für eine zuverlässige Bauelementleistung erforderlich ist, nämlich mindestens 28 fF/Zelle.
  • (Ausführungsform 2)
  • Die zweite Ausführungsform der Erfindung wird mit Bezug auf 3A bis 3D beschrieben. In 3A bis 3D sind dieselben Teile, die wie in 1A bis 1E funktionieren, mit denselben Bezugsziffern gekennzeichnet und auf ihre Erläuterung wird verzichtet. Der signifikante Unterschied gegenüber der ersten Ausführungsform ist die Ausbildung der Ätzsperrschicht, um die HSG-Siliziumknötchen während eines Vorreinigungsprozesses zu schützen.
  • Mit Bezug auf 3A werden in der Formschicht 111 wie bei der ersten Ausführungsform vergrößerte Öffnungen 112a ausgebildet. Eine leitende Schicht 114 für Speicherknoten, wie z.B. eine amorphe Siliziumschicht, wird in den vergrößerten Öffnungen 112a und auf der Formschicht abgeschieden. Anschließend werden HSG-Siliziumknötchen 116 auf der leitenden Schicht 114 ausgebildet. Nach der Ausbildung des HSG-Siliziums wird darauf die Ätzsperrschicht 117 ausgebildet, um während des anschließenden Vorreinigungsprozesses unter Verwendung eines naßchemischen Ätzmittels von HF und SC-1 (NH3 + H2O2 + DI-Wasser) und während des Prozesses der Entfernung der Formschicht 111 und der Planarisierungs-Oxidschicht 118 mit naßchemischem Ätzmittel die HSG-Siliziumknötchen zu schützen. Die Ätzsperrschicht 117 wird aus einem Material hergestellt, das bezüglich einer Oxidschicht eine Ätzselektivität besitzt. Beispielsweise können TiN, Ti und SiN ausgewählt werden.
  • Anschließend wird eine Planarisierungs-Oxidschicht 118 abgeschieden, um den Rest der Öffnung zu füllen, wie in 3B dargestellt. Dann wird eine Planarisierung (siehe 3C) für die elektrische Trennung ausgeführt. Die Planarisierungs-Oxidschicht 118 und die Formschicht 111 werden durch ein Naßätzmittel, wie z.B. BOE, selektiv geätzt. Aufgrund der Anwesenheit der Ätzsperrschicht 117 wird das HSG-Silizium vor dem Naßätzmittel geschützt.
  • Vor der Ausbildung der dielektrischen Schicht wird ein Vorreinigungsprozeß unter Verwendung eines naßchemischen Ätzmittels von HF und SC-1 (NH3 + H2O2 + DI-Wasser) ausgeführt. Während dieses Vorreinigungsprozesses schützt die Ätzsperrschicht ebenfalls die HSG-Siliziumknötchen.
  • (Dritte Ausführungsform)
  • Die dritte Ausführungsform der Erfindung wird nun mit Bezug auf 4A bis 4E beschrieben. Die endgültige Struktur des Speicherknotens ist in 4E schematisch dargestellt. Mit Bezug auf 4E weist der Speicherknoten 220 auf den inneren Oberflächen des Zylinders und auf dessen oberer Oberfläche HSG-Siliziumknötchen 218 auf. Jeder Speicherknoten 220 ist in die Formschicht 211 eingebettet und sie sind elektrisch voneinander isoliert. Der Speicherknoten 220 ist über einen Kontaktstecker 208 in den Isolationsschichten 200, 202, 203 und 204 mit einem aktiven Bereich eines integrierten Schaltkreissubstrats (in den Zeichnungen nicht dargestellt) elektrisch verbunden. Die Isolationsschichten werden durch Abwechseln von Oxidschichten 200 und 203 und Nitridschichten 202 und 204 hergestellt. Der Kontaktstecker 208 ragt aus einer oberen Oberfläche der Nitridschicht 204 der abwechselnden Schichten heraus. Daher weist der Speicherknoten 220, der auf dem Kontaktstecker 208 und auf der Nitridschicht 204 außerhalb des Kontaktsteckers ausgebildet ist, eine vergrößerte Kontaktfläche mit dem Kontaktstecker 208 auf und stützt auch vorteilhaft den Speicherknoten 220 ab.
  • Da HSG-Siliziumknötchen auf der inneren Oberfläche und der oberen Oberfläche des Zylinders ausgebildet sind und der zylindrische Speicherknoten in die Formschicht eingebettet ist, kann eine elektrische Brücke zwischen benachbarten Speicherknoten von Natur aus verhindert werden.
  • Nun wird die Ausbildung des vorstehend erwähnten zylindrischen Speicherknotens beschrieben. Dieselben Prozeßschritte wie bei der ersten Ausführungsform werden der Einfachheit halber weggelassen. Mit Bezug auf 4A werden wie bei der ersten Ausführungsform Öffnungen 212 in der Formschicht 211 ausgebildet und hervortretende Kontaktstecker 213 werden ausgebildet. Die Öffnungen 212 werden durch Naßätzen vergrößert, wie in 4B dargestellt.
  • Mit Bezug auf 4C wird eine leitende Schicht 214 für Speicherknoten in den vergrößerten Öffnungen 212a und auf der Formschicht 211 abgeschieden. Eine Materialschicht 216, die bezüglich der leitenden Schicht 214 eine Ätzselektivität besitzt, wird auf der leitenden Schicht 214 abgeschieden, um den Rest der Öffnung vollständig zu füllen. Beispielsweise kann eine Nitridschicht durch ein PECVD-Verfahren ausgebildet werden.
  • Ein Rückätzprozeß wird auf der Nitridschicht 216 ausgeführt, um eine obere Oberfläche der leitenden Schicht 214 außerhalb der Öffnungen 212a freizulegen. Dann wird eine Teildicke der freigelegten leitenden Schicht 214 bezüglich der Nitridschicht 216 und der Formschicht 211 für die elektrische Trennung selektiv geätzt. Der Rest der Nitridschicht in den Öffnungen wird durch ein Naßätzverfahren selektiv entfernt und dadurch werden Speicherknoten 214a ausgebildet, wie in 4D gezeigt.
  • Insbesondere wird die leitende Schicht 214 durch das Naßätzverfahren um mindestens die Dicke der leitenden Schicht geätzt, so daß die obere Oberfläche des Speicherknotens 214a verglichen mit der oberen Oberfläche der Formschicht 211 eine niedrigere Höhe aufweist. Dies dient zur Verhinderung einer elektrischen Brücke zwischen benachbarten Speicherknoten 214a während der Ausbildung von HSG-Siliziumknötchen.
  • HSG-Siliziumknötchen 218 werden auf dem freigelegten Speicherknoten 214a ausgebildet und dadurch werden die in die Formschicht 211 eingebetteten Speicherknoten vollständig ausgebildet, wie in 4E dargestellt. Die restliche Formschicht 211 wird während der Ausbildung eines Metallkontaktlochs als Isolationszwischenschicht verwendet. Anschließend werden eine dielektrische Schicht und ein Plattenknoten auf der resultierenden Struktur abgeschieden, um einen zylindrischen Kondensator auszubilden. Vor dem Abscheiden der dielektrischen Schicht wird eine Ausheilung in PH3 mit hoher Konzentration ausgeführt, um das HSG-Silizium zu dotieren.
  • (Vierte Ausführungsform)
  • Die vierte Ausführungsform der Erfindung wird mit Bezug auf 5A bis 5E beschrieben. Die vierte Ausführungsform stellt einen zylindrischen Speicherknoten bereit, wie in 5E dargestellt. Mit Bezug auf 5E ist der Speicherknoten 320 in die Formschicht eingebettet, aber die Höhe des Speicherknotens 320 liegt auf einem höheren Niveau als die Formschicht 311. HSG-Silizium 316 ist nur auf der inneren Oberfläche des zylindrischen Speicherknotens ausgebildet. Die Speicherknoten 320 sind mit den Kontaktsteckern 308 elektrisch verbunden.
  • Nun wird die Ausbildung des vorstehend erwähnten Speicherknotens 320 beschrieben. Dieselben Prozeßschritte wie bei der ersten und der dritten Ausführungsform werden der Einfachheit halber weggelassen. Mit Bezug auf 5A werden Öffnungen 312 für Speicherknoten in der Formschicht 311 ausgebildet, um die Kontaktstecker 308 freizulegen. Naßätzen wird ausgeführt, um die Öffnungen zu vergrößern, wie in 5B dargestellt. Dann wird eine leitende Schicht 314 in den vergrößerten Öffnungen 312a und auf der Formschicht 311 abgeschieden. HSG-Siliziumknötchen 316 werden auf der leitenden Schicht 314 ausgebildet.
  • Eine Planarisierungs-Oxidschicht 318, wie z.B. PE-TEOS, wird dann im Rest der Öffnung abgeschieden. Die Abscheidung der Oxidschicht 318 wird sorgfältig gesteuert, um darin Hohlräume 319 in den Öffnungen zu bilden, wie in 5C dargestellt. Dies bedeutet eine Verringerung der während des anschließenden Ätzprozesses zu ätzenden Menge der Oxidschicht.
  • Ein Planarisierungsprozeß, wie z.B. CMP, wird bis zur oberen Oberfläche der Formschicht 311 hinab ausgeführt. Der Rest der Oxidschicht 318 in den Öffnungen wird durch Naßätzen geätzt, um Speicherknoten 320 auszubilden, wie in 5E gezeigt. Während dieses Schritts des Naßätzens der Oxidschicht 318 wird gleichzeitig eine Teildicke der Formschicht 311 geätzt, wodurch deren Höhe verringert wird. Da die restliche Formschicht 311 als Isolationszwischenschicht für eine Metallkontaktausbildung verwendet wird, kann das Seitenverhältnis des Kontakts verringert werden.
  • Anschließend werden eine dielektrische Schicht und ein Plattenknoten auf der resultierenden Struktur ausgebildet und dadurch ein Kondensator ausgebildet. Vor der Ausbildung der dielektrischen Schicht wird eine Ausheilung in PH3 mit hoher Konzentration ausgeführt, um das HSG-Silizium zu dotieren.
  • (Fünfte Ausführungsform)
  • Die fünfte Ausführungsform der Erfindung wird nun mit Bezug auf 6A bis 6E beschrieben. Mit Bezug auf 6A werden eine Isolationsschicht 400, eine Siliziumnitridschicht 402, eine Oxidschicht 403 und eine erste Antireflexschicht 404 nacheinander auf einem integrierten Schaltkreissubstrat (in den Zeichnungen nicht dargestellt) ausgebildet. Obwohl nicht dargestellt, sind bereits Bitleitungen in der Isolationsschicht 400 ausgebildet. Die Nitridschicht 402 dient zur Verhinderung der Oxidation der Bitleitungen und kann eine Dicke von etwa 5 nm bis 100 nm aufweisen. Beispielsweise wird die Nitridschicht 402 mit einer Dicke von etwa 7 nm ausgebildet. Die Oxidschicht 403 besteht aus einer PT-TEOS-[PE-TEOS]-Oxidschicht und weist eine Dicke von etwa 50 nm auf. Die erste Antireflexschicht 404 besteht aus einer Siliziumoxidnitrid-Schicht (SiON) und kann eine Dicke von etwa 10 nm bis 100 nm aufweisen. Beispielsweise wird die Antireflexschicht 404 mit einer Dicke von etwa 26 nm ausgebildet.
  • In der ersten Antireflexschicht 404, der Oxidschicht 403, der Nitridschicht 402 und der Isolationszwischenschicht 400 werden Kontaktlöcher 406 geöffnet. Die Kontaktlöcher 406 werden mit einem leitenden Material, wie z.B. TiN, Ti, W, WSix und einer Kombination davon, gefüllt. Danach wird ein Planarisierungsprozeß, wie z.B. Rückätzen, ausgeführt, um Kontaktstecker 408 auszubilden.
  • Eine Formschicht 410 wird auf der ersten Antireflexschicht 404 und auf den Kontaktsteckern 408 mit einer Dicke oberhalb der gewünschten Höhe der Speicherknoten abgeschieden. Beispielsweise wird die Formschicht 410 aus einer PE-TEOS-Oxidschicht hergestellt und weist eine Dicke von etwa 900 nm auf. Eine zweite Antireflexschicht 411 wird auf der Formschicht 410 ausgebildet. Die zweite Antireflexschicht 411 wird aus SiON hergestellt und kann eine Dicke von etwa 10 nm bis 100 nm aufweisen. Beispielsweise wird die zweite Antireflexschicht 411 mit einer Dicke von etwa 26 nm ausgebildet.
  • Eine Maskenstruktur 412, wie z.B. eine Photoresiststruktur, mit einem Entwurfsmaß von 170 nm wird auf der zweiten Antireflexschicht 411 ausgebildet. Unter Verwendung der Maskenstruktur 412 werden die zweite Antireflexschicht 411 und die Oxid-Formschicht 410 bis zur ersten Antireflexschicht 404 hinab geätzt und dadurch werden Öffnungen 413 für die Speicherknotenausbildung ausgebildet. Nach dem Entfernen der Maskenstruktur 412 durch einen herkömmlichen Ablöse- und Abtragungsprozeß wird die zweite Antireflexschicht 411 entfernt. Auch die freigelegte erste Antireflexschicht 404 wird gleichzeitig entfernt und die darunterliegende Oxidschicht 403 wird freigelegt.
  • Eine Teildicke von beiden Seitenwänden der Öffnung 413 wird geätzt, um deren Abmessung zu vergrößern und dadurch vergrößerte Öffnungen 413a auszubilden. Die Seitenwände der Öffnung werden in einem Ausmaß von mindestens derselben Dicke wie der später ausgebildeten leitenden Schicht für die Speicherknoten durch einen Naßätzprozeß geätzt. Daher kann der Abstand zwischen den durch die Maskenstruktur festgelegten benachbarten Öffnungen verringert werden. Es kann nämlich der feine Abstand, der das Entwurfsmaß übertrifft, erhalten werden. Der Abstand zwischen den benachbarten Öffnungen kann bis auf etwa 10 nm verringert werden.
  • Mit Bezug auf 6C wird eine leitende Schicht 414 für die Speicherknotenausbildung mit einer Dicke von etwa 50 nm abgeschieden. HSG-Siliziumknötchen 416 werden dann auf der leitenden Schicht 414 mit einer Dicke von etwa 30 nm oder mehr ausgebildet. Eine Planarisierungs-Oxidschicht 418, wie z.B. PE-TEOS, wird beispielsweise mit einer Dicke von 200 nm oder mehr abgeschieden, um den Rest der Öffnungen vollständig zu füllen.
  • Ein Planarisierungsprozeß, wie z.B. CMP, wird bis zur oberen Oberfläche der Oxid-Formschicht 410 hinab zur elektrischen Trennung aller Speicherknoten ausgeführt, wie in 6D gezeigt. Die restlichen Oxidschichten 418 und 410 in den Öffnungen und außerhalb der Öffnungen werden bezüglich der Nitridschicht 404 selektiv geätzt, um dadurch Speicherknoten 414a mit HSG-Siliziumknötchen 416 auf deren innerer Oberfläche auszubilden. Nach einer Ausheilung in PH3 mit hoher Konzentration zum Dotieren des HSG-Siliziums werden eine dielektrische Schicht 420 und ein Plattenknoten 422 auf der resultierenden Struktur ausgebildet, um Kondensatoren 430 auszubilden. Die dielektrische Schicht 420 wird aus einer NO-Schicht mit einer Dicke von etwa 8 nm bis 10 nm hergestellt und der Plattenknoten 422 wird mit einer Dicke von etwa 135 nm ausgebildet.
  • Wie bei der zweiten Ausführungsform kann vor der Ausbildung der Planarisierungs-Oxidschicht 418 ferner eine Ätzsperrschicht (nicht dargestellt) auf dem HSG-Silizium ausgebildet werden, um dieses während eines Reinigungsprozesses zu schützen.
  • (Sechste Ausführungsform)
  • Die sechste Ausführungsform der Erfindung wird mit Bezug auf 7A bis 7E beschrieben. Eine Isolationszwischenschicht 500, eine Siliziumnitridschicht 502 und eine erste Antireflexschicht 503 werden nacheinander auf einem integrierten Schaltkreissubstrat (in den Zeichnungen nicht dargestellt) ausgebildet. Obwohl in den Zeichnungen nicht dargestellt, werden in der Isolationszwischenschicht 500 Bitleitungen ausgebildet. Die Siliziumnitridschicht 502 wird durch ein PECVD-Verfahren ausgebildet und weist eine Dicke von etwa 30 nm bis 100 nm, vorzugsweise 100 nm, auf. Das Siliziumnitrid ist vorgesehen, um die Bitleitung vor einem Oxidationsprozeß zu schützen. Die erste Antireflexschicht 503 wird aus SiON hergestellt und kann eine Dicke von etwa 10 nm bis 100 nm aufweisen. Beispielsweise wird die erste Antireflexschicht 503 mit einer Dicke von etwa 26 nm ausgebildet.
  • Kontaktlöcher 504 werden in den Isolationsschichten 500, 502 und 503 durch einen herkömmlichen Photoätzprozeß ausgebildet. Das leitende Material umfaßt TiN, Ti, W, WSix und alle Kombinationen davon. Danach wird ein Planarisierungsprozeß, wie z.B. Rückätzen, ausgeführt, um Kontaktstecker 506 auszubilden.
  • Eine Oxidschicht 508 als Formschicht für Speicherknoten wird auf den Kontaktsteckern 506 und der ersten Antireflexschicht 503 mit einer Dicke oberhalb der Höhe der gewünschten Speicherknoten abgeschieden. Beispielsweise kann eine PE-TEOS-Oxidschicht mit einer Dicke von etwa 1000 nm ausgebildet werden.
  • Eine zweite Antireflexschicht 509 wird auf der Formschicht 508 ausgebildet. Die zweite Antireflexschicht 509 wird aus SiON hergestellt und kann eine Dicke im Bereich von 10 nm bis 100 nm aufweisen. Beispielsweise weist die zweite Antireflexschicht 509 eine Dicke von etwa 26 nm auf. Unter Verwendung einer Maskenstruktur 510 werden die zweite Antireflexschicht 509 und die Formschicht 508 geätzt, um Öffnungen 512 auszubilden, die die erste Antireflexschicht 503 freilegen.
  • Eine Teildicke von beiden Seitenwänden der Öffnung 512 wird geätzt, um deren Abmessung zu vergrößern und dadurch vergrößerte Öffnungen 512a auszubilden, wie in 7B dargestellt. Die Seitenwände der Öffnung werden in einem Ausmaß von mindestens derselben Dicke wie der später ausgebildeten leitenden Schicht für die Speicherknoten durch einen Naßätzprozeß geätzt. Daher kann der Abstand zwischen den durch die Maskenstruktur festgelegten benachbarten Öffnungen verringert werden. Es kann nämlich der feine Abstand, der das Entwurfsmaß übertrifft, erhalten werden. Der Abstand zwischen den benachbarten Öffnungen kann bis auf etwa 10 nm verringert werden.
  • Mit Bezug auf 7C wird eine leitende Schicht 514 für die Speicherknotenausbildung mit einer Dicke von etwa 40 nm bis 50 nm abgeschieden. Die leitende Schicht 514 wird aus einem amorphen Silizium hergestellt. Dann werden HSG-Siliziumknötchen 516 auf der leitenden Schicht 514 mit einer Dicke von etwa 30 nm oder mehr ausgebildet. Eine Planarisierungs-Oxidschicht 518, wie z.B. PE-TEOS, wird beispielsweise mit einer Dicke von 200 nm oder mehr abgeschieden, um den Rest der Öffnungen vollständig zu füllen. Die Abscheidung der Oxidschicht 518 wird sorgfältig gesteuert, um darin Hohlräume 519 in den Öffnungen auszubilden, wie in 7C gezeigt. Dies bedeutet eine Verringerung der zu ätzenden Menge der Oxidschicht.
  • Ein Planarisierungsprozeß, wie z.B. CMP, wird bis zur oberen Oberfläche der Formschicht 508 hinab ausgeführt, wie in 7D gezeigt. Der Rest der Oxidschicht 518 in den Öffnungen wird entfernt, um Speicherknoten auszubilden. Während dieses Schritts der Entfernung der Oxidschicht 518 wird gleichzeitig eine Teildicke der Formschicht 508 geätzt, wodurch deren Höhe verringert wird. Da die restliche Formschicht als Isolationszwischenschicht für eine Metallkontaktausbildung verwendet wird, kann das Seitenverhältnis des Kontakts verringert werden.
  • Anschließend werden eine dielektrische Schicht 520 und ein Plattenknoten 522 auf der resultierenden Struktur ausgebildet und dadurch wird ein Kondensator 530 ausgebildet, wie in 7E gezeigt. Vor der Ausbildung der dielektrischen Schicht wird eine Ausheilung in PH3 mit hoher Konzentration ausgeführt, um das HSG-Silizium zu dotieren.
  • Die dielektrische Schicht wird aus einer NO-Schicht mit einer Dicke von etwa 8 nm bis 10 nm hergestellt. Der Plattenknoten 522 wird aus Polysilizium mit einer Dicke von etwa 135 nm hergestellt.

Claims (3)

  1. Verfahren zur Herstellung eines DRAM-Zellenkondensators, umfassend: Ausbilden einer ersten Isolationsschicht (400, 403; 500, 502), die zumindest eine Nitridschicht und eine Oxidschicht umfaßt, auf einem integrierten Schaltkreissubstrat; selektives Ätzen der ersten Isolationsschicht, um ein Kontaktloch (406, 504) auszubilden; Füllen des Kontaktlochs (406, 504) mit einem leitenden Material und Ausbilden eines Kontaktsteckers (408, 506); Ausbilden einer Formschicht (410, 508) auf der ersten Isolationsschicht und auf dem Kontaktstecker; Ausbilden einer Öffnung (412, 512) oberhalb des Kontaktsteckers (408, 506) durch Ätzen der Formschicht (410, 508) und eines Teils der ersten Isolationsschicht (400, 403; 500, 502) unter Verwendung der Nitridschicht der ersten Isolationsschicht als Ätzstoppschicht und dadurch das Herausragenlassen des Kontaktsteckers (408, 506) aus einer oberen Oberfläche der Nitridstoppschicht; Vergrößern der Öffnung (412, 512) durch Ätzen beider Seitenwände der Öffnung um eine vorbestimmte Dicke; Abscheiden einer leitenden Schicht (414, 514) für einen Speicherknoten (414a, 514a) in der vergrößerten Öffnung (412a, 512a) und auf der Formschicht (410, 508) zur elektrischen Verbindung mit dem Kontaktstecker (408, 506); Ausbilden von HSG-Siliziumknötchen (416, 516) auf der leitenden Schicht (414, 514) für den Speicherknoten; Abscheiden einer zweiten Isolationsschicht (418, 518) auf den HSG-Siliziumknötchen (416, 516) und auf der leitenden Schicht, um die vergrößerte Öffnung (412a, 512a) vollständig zu füllen; Planarisieren der zweiten Isolationsschicht, der HSG-Siliziumknötchen (416, 516) und der leitenden Schicht (414, 514) bis zur Formschicht (410, 508) hinab; Entfernen der Formschicht (410, 508) und der zweiten Isolationsschicht (418, 518); Ausbilden einer dielektrischen Schicht (420, 520) auf dem Speicherknoten (414a, 514a) und der ersten Isolationsschicht (400, 402; 500, 502); und Ausbilden eines Plattenknotens (422, 522) auf der dielektrischen Schicht (420, 520).
  2. Verfahren nach Anspruch 1, wobei der Schritt des Vergrößerns der Öffnung (412, 512) das Naßätzen der Formschicht (410, 508) in mindestens einem Ausmaß einer Dicke der leitenden Schicht (414, 514) umfaßt, wobei die Öffnung derart vergrößert werden kann, daß ein Abstand von einer benachbarten Öffnung bis auf etwa 10 nm verkürzt wird.
  3. Verfahren nach Anspruch 1, welches ferner, vor dem Ausbilden der zweiten Isolationsschicht (418, 518), das Ausbilden einer Materialschicht (117) auf den HSG-Siliziumknötchen (416, 516) umfaßt, um diese zu schützen.
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