KR20040049659A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR20040049659A
KR20040049659A KR1020020077493A KR20020077493A KR20040049659A KR 20040049659 A KR20040049659 A KR 20040049659A KR 1020020077493 A KR1020020077493 A KR 1020020077493A KR 20020077493 A KR20020077493 A KR 20020077493A KR 20040049659 A KR20040049659 A KR 20040049659A
Authority
KR
South Korea
Prior art keywords
storage electrode
oxide film
forming
semiconductor device
film
Prior art date
Application number
KR1020020077493A
Other languages
English (en)
Inventor
박동수
이태혁
박철환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020077493A priority Critical patent/KR20040049659A/ko
Priority to US10/608,429 priority patent/US6884678B2/en
Publication of KR20040049659A publication Critical patent/KR20040049659A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로,
질화막으로 형성된 식각장벽층이 저장전극용 산화막의 제거공정시 손상되는 현상으로 인한 소자의 특성 열화를 방지하기 위하여,
상기 질화막 상부에 탄탈륨산화막을 적층하고 후속공정을 실시하여 상기 저장전극용 산화막의 습식 식각공정시 상기 질화막의 손상을 방지하고 그에 따른 소자의 특성 열화를 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 삼차원 구조 캐패시터의 식각장벽층을 형성하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 저장전극의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.
도시되지 않았으나 종래기술에 따른 콘케이브형 ( 또는 실린더형 ) 캐패시터 형성방법을 설명하면 다음과 같다.
먼저, 상기 반도체기판의 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극용 콘택플러그가 구비되는 층간절연막을 형성한다.
전체표면상부에 식각장벽층인 질화막을 1000 Å 이하의 두께로 형성한다.
상기 질화막 상부에 저장전극용 산화막을 15000 Å 이상의 두께로 형성한다. 이때, 상기 산화막은 BPSG, PSG 또는 TEOS 로 형성한다.
상기 저장전극 마스크를 이용한 사진식각공정으로 저장전극으로 예정된 영역의 상기 저장전극용 산화막을 제거하여 상기 저장전극 콘택플러그가 저부에 노출되는 저장전극 영역을 정의한다.
상기 저장전극 콘택플러그에 접속되도록 상기 저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 형성한다.
상기 저장전극 영역을 매립하는 감광막을 전체표면상부에 형성하고 상기 저장전극용 산화막이 노출되도록 평탄화 식각한다.
상기 감광막을 현상하여 제거함으로써 상기 저장전극 영역의 표면에만 상기 저장전극용 도전층을 남기고, 상기 저장전극용 산화막을 제거함으로써 콘케이브형 저장전극을 형성한다. 이때, 상기 저장전극용 산화막의 제거 공정은 BOE 용액을 이용하여 실시하는데 상기 식각장벽층인 질화막이 손상된다.
상기 저장전극 표면에 유전체막을 형성하고 이를 어닐링 한다. 이때, 상기 어닐링 공정은 700 ℃ 이상의 산소분위기에서 실시하여 상기 손상된 식각장벽층에 크랙이 유발되고 상기 식각장벽층이 저장전극의 지지대 역할을 하지 못하게 되어 상기 저장전극이 주변의 저장전극과 브릿지 되는 현상이 유발된다. 또한, 상기 크랙을 통하여 상기 산소가 상기 식각장벽층 하부로 침투함으로써 하부의 비트라인이 산화될 수 있다.
후속공정으로 플레이트전극을 형성하여 캐패시터를 형성한다.
도 1a 는 식각장벽층에 크랙이 유발되어 상기 식각장벽층 하부의 비트라인이 산화되는 경우를 도시한 단면 사진이고, 도 1b 는 상기 도 1a를 평면상에서 간략화하여 도시한 것이다.
도 2 는 상기 식각장벽층의 크랙으로 저장전극의 지지대 역할을 하지 못함으로 인해 유발되는 브릿지 현상을 도시하는 평면 사진이다.
상기한 바와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 식각장벽층으로 사용되는 질화막이 저장전극용 산화막을 제거하는 공정시 손상되어 저장전극의 지지대 역할을 하지 못함으로써 이웃하는 저장전극과 브릿지를 유발하는 문제점이 있다.
또한, 후속 공정인 유전체막 형성 공정시 수반되는 어닐링 공정중 상기 식각장벽층에 크랙이 유발되고 이를 통하여 하부구조로 산소가 확산되어 하부구조로 구비되는 도전층을 산화시키는 문제점이 유발된다.
따라서, 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해소시키기 위하여,
저장전극용 콘택 플러그가 구비되는 층간절연막 상에 식각장벽층을 질화막과 탄탈륨산화막 ( Ta2O5 ) 의 적층구조로 형성하여 상기 질화막의 손상을 방지함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 은 종래기술에 따라 형성된 반도체소자의 캐패시터의 문제점을 도시한 단면 사진.
도 1b 는 상기 도 1a 의 평면 구조를 개략적으로 도시한 평면도.
도 2 는 종래기술에 따라 형성된 반도체소자의 캐패시터의 문제점을 도시한 평면 사진.
도 3a 내지 도 3c 는 본 발명의 실시예에 따라 형성된 반도체소자의 캐패시터 형성방법을 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 반도체기판13 : 저장전극 콘택플러그
15 : 질화막17 : 탄탈륨산화막
19 : 저장전극용 산화막21 : 저장전극 영역
23 : 저장전극 ( 콘케이브형 또는 실린더형 )
상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
저장전극 콘택플러그가 구비되는 층간절연막 상에 질화막과 탄탈륨산화막 적층구조의 식각장벽층을 형성하는 공정과,
전체표면상부에 저장전극용 산화막을 형성하는 공정과,
저장전극으로 예정된 부분의 상기 저장전극용 산화막을 식각하여 상기 저장전극 콘택플러그를 저부에 노출시키고 저장전극용 산화막을 측벽으로 하는 저장전극 영역을 정의하는 공정과,
상기 저장전극 콘택플러그에 접속되는 저장전극을 상기 저장전극 영역 표면에 형성하고 상기 저장전극용 산화막을 제거하는 공정을 포함하는 것과,
상기 질화막은 LPCVD 또는 PECVD 방법을 이용하여 형성하되,
상기 LPCVD 방법은 DCS 와 NH3 를 사용하여 600 ∼ 800 ℃ 온도의 퍼니스에서 증착하고,
상기 LPCVD 방법은 SiH4 및 Si2H6 중의 1 이상의 가스와 NH3 가스를 사용하는 550 ∼ 800 ℃ 온도의 싱글 챔버에서 증착하며,
상기 PECVD 방법은 SiH4 및 Si2H6 중의 1 이상과, NH3 및 N2 중의 1 이상을 주입한 분위기의 600 ℃ 이하의 온도에서 플라즈마를 여기시켜 실시하는 것과,
상기 탄탈륨산화막은 Ta(OC2H5)5 을 유량조절기를 통해 증발기 또는 증발관으로 공급하고 이를 120 ∼ 200 ℃ 온도에서 증발시켜 Ta 성분의 화학증기를 형성한 다음, 상기 Ta 성분의 화학증기와 반응가스인 과잉 산소가스를 각각 10 ∼ 1000 sccm 유량만큼 LPCVD 챔버에 공급하고 300 ∼ 600 ℃ 온도에서 표면 반응시켜 형성하는 것과,
상기 탄탈륨산화막은 Ta(OC2H5)5 소오스 만을 플로우시켜 LPCVD 챔버에서 형성하는 것과,
상기 식각장벽층은 탄탈륨산화막 챔버와 질화막 챔버를 멀티 챔버로 구성하여 인-시튜 공정으로 형성하는 것과,
상기 식각장벽층은 PECVD 또는 LPCVD 방법을 사용하는 것과,
상기 식각장벽층은 탄탈륨산화막 증착 챔버 내에 SiH4 및 Si2H6 중의 1 이상의 가스와 NH3 가스 라인을 추가하여 PECVD 방법으로 질화막을 증착하고, 퍼지 ( purge ) 후 탄탈륨산화막을 증착하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
저장전극 콘택플러그가 구비되는 층간절연막 상에 질화막과 TaON 막의 적층구조로 식각장벽층을 형성하는 공정과,
전체표면상부에 저장전극용 산화막을 형성하는 공정과,
저장전극으로 예정된 부분의 상기 저장전극용 산화막을 식각하여 상기 저장전극 콘택플러그를 저부에 노출시키고 저장전극용 산화막을 측벽으로 하는 저장전극 영역을 정의하는 공정과,
상기 저장전극 콘택플러그에 접속되는 저장전극을 상기 저장전극 영역 표면에 형성하고 상기 저장전극용 산화막을 제거하는 공정을 포함하는 것과,
상기 TaON 막은 Ta 소오스와 NH3 소오스 가스를 이용하여 형성하는 것을 제2특징으로 한다.
한편, 본 발명의 원리는 다음과 같다.
저장전극 콘택플러그가 구비되는 층간절연막 상에 식각장벽층을 형성하되, 질화막과 탄탈륨산화막의 적층구조로 형성하여 후속공정으로 형성되는 저장전극용 산화막의 제거 공정시 상기 질화막의 손상을 방지하여 상기 질화막을 포함한 식각장벽층이 저장전극의 지지대 역할을 할 수 있도록 하고, 후속 공정인 유전체막의 형성공정시 수반되는 어닐링 공정 중 상기 식각장벽층을 통한 하부로의 산소 확산을 방지할 수 있도록 함으로써 소자의 특성 열화를 방지하여 반도체소자의 고집적화에 가능하게 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3c 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
도 3a 를 참조하면, 소자분리막, 불순물 접합영역, 워드라인 및 비트라인이 형성된 반도체기판(11) 상에 저장전극용 콘택플러그(13)가 구비되는 층간절연막(14)을 형성한다.
전체표면상부에 질화막(15)과 탄탈륨산화막(17)의 적층구조로 식각장벽층을 형성한다.
이때, 상기 질화막(15)은 LPCVD 또는 PECVD 방법을 이용하여 형성한다.
상기 LPCVD 방법은 DCS 와 NH3를 사용하여 600 ∼ 800 ℃ 온도의 퍼니스에서 증착하거나, SiH4 ( 또는 Si2H6 ) 와 NH3 가스를 사용하는 550 ∼ 800 ℃ 온도의 싱글 챔버에서 증착하는 것이다.
상기 PECVD 방법은 SiH4 ( 또는 Si2H6 ) 와 NH3 ( 또는 N2 ) 가스를 사용하는 600 ℃ 이하의 온도에서 플라즈마를 여기시켜 실시하는 것이다.
상기 탄탈륨산화막(17)은 비정질 상태로 다음과 같은 방법으로 형성한다.
먼저, Ta(OC2H5)5 등의 화합물을 LMFC ( liquid mass flow controller ) 와 같은 유량조절기를 통해 정량된 양을 증발기 또는 증발관으로 공급한 다음 일정량을 120 ∼ 200 ℃ 온도에서 증발시켜 Ta 성분의 화학증기를 형성한다. 이때, 상기 Ta(OC2H5)5 의 증발온도가 110 ℃ 이상이므로 그 이상의 온도에서 실시하여 안정성을 확보할 수 있다.
상기 Ta 성분 화학증기와 반응가스인 과잉 산소가스를 각각 10 ∼ 1000 sccm 유량으로 정량화하여 LPCVD 챔버에 공급하고 300 ∼ 600 ℃ 온도에서 표면 반응시켜 비정질 상태의 탄탈륨산화막(17)을 형성한다.
여기서, 상기 탄탈륨산화막(17)은 Ta(OC2H5)5 소오스 만을 플로우시켜 형성할 수도 있으며 Ta 소오스와 NH3 소오스 가스를 이용하여 TaON 을 사용할 수도 있다.
또한, 상기 질화막(15)과 탄탈륨산화막(17)을 다음과 같은 하나의 시스템에서 형성할 수도 있다.
첫째, 하나의 시스템에서 탄탈륨산화막 챔버와 질화막 챔버를 멀티 챔버로 구성하여 인-시튜로 형성한다. 이때, PECVD 또는 LPCVD 방법을 사용한다.
둘째, 동일 챔버 내에서 질화막과 질화막(15)과 탄탈륨산화막(17)을 형성한다.
먼저, 탄탈륨산화막 증착 챔버 내에 SiH4 ( 또는 Si2H6 ) 와 NH3 라인을 추가하여PECVD 방법으로 질화막(15)을 증착하고, 퍼지 ( purge ) 후 탄탈륨산화막(17)을 증착한다. 이때, 상기 질화막(15)을 PECVD 방법만으로 형성하여 저온인 탄탈륨산화막 증착 챔버에서 실시할 수 있는 것이다.
참고로, 탄탈륨산화막 증착 챔버는 플라즈마를 여기할 수 있으며, 저온을 유지하고 있어 LPCVD 방법은 박막이 거의 증착되지 않는다.
도 3b 및 도 3c 를 참조하면, 상기 탄탈륨산화막 상부에 저장전극용 산화막(19)을 15000 Å 이상의 두께로 형성한다. 이때, 상기 산화막(19)은 BPSG, PSG 또는 TEOS 과 같이 불순물이 함유된 산화막으로 형성한다.
상기 저장전극 마스크를 이용한 사진식각공정으로 저장전극으로 예정된 영역의 상기 저장전극용 산화막(19)을 제거하여 상기 저장전극 콘택플러그(13)가 저부에 노출되는 저장전극 영역(21)을 정의한다.
상기 저장전극 콘택플러그(13)에 접속되도록 상기 저장전극 영역(21)을 포함한 전체표면상부에 저장전극용 도전층을 형성한다.
상기 저장전극 영역을 매립하는 감광막을 전체표면상부에 형성하고 상기 저장전극용 산화막(19)이 노출되도록 평탄화 식각한다.
상기 감광막을 현상하여 제거함으로써 상기 저장전극 영역(21)의 표면에만 상기 저장전극용 도전층을 남기고, 상기 저장전극용 산화막(19)을 제거함으로써 콘케이브형 저장전극(23)을 형성한다. 이때, 상기 저장전극용 산화막의 제거 공정은 BOE 용액을 이용하여 실시한다.
상기 저장전극 표면에 유전체막을 형성하고 이를 어닐링 한다. 이때, 상기 어닐링 공정은 700 ℃ 이상의 산소분위기에서 실시한다.
후속공정으로 플레이트전극을 형성하여 캐패시터를 형성한다.
도 4 는 열처리 공정 온도에 따른 탄탈륨산화막의 스트레스 ( stress )를 도시한 그래프도이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 식각장벽층으로 질화막과 탄탈륨산화막의 적층구조를 형성하여 저장전극용 산화막의 제거 공정시 질화막의 손상을 방지하고 저장전극의 쓰러짐을 방지하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (12)

  1. 저장전극 콘택플러그가 구비되는 층간절연막 상에 질화막과 탄탈륨산화막 적층구조의 식각장벽층을 형성하는 공정과,
    전체표면상부에 저장전극용 산화막을 형성하는 공정과,
    저장전극으로 예정된 부분의 상기 저장전극용 산화막을 식각하여 상기 저장전극 콘택플러그를 저부에 노출시키고 저장전극용 산화막을 측벽으로 하는 저장전극 영역을 정의하는 공정과,
    상기 저장전극 콘택플러그에 접속되는 저장전극을 상기 저장전극 영역 표면에 형성하고 상기 저장전극용 산화막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 질화막은 LPCVD 또는 PECVD 방법을 이용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 2 항에 있어서,
    상기 LPCVD 방법은 DCS 와 NH3 를 사용하여 600 ∼ 800 ℃ 온도의 퍼니스에서 증착하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 2 항에 있어서,
    상기 LPCVD 방법은 SiH4 및 Si2H6 중의 1 이상의 가스와 NH3 가스를 사용하는 550 ∼ 800 ℃ 온도의 싱글 챔버에서 증착하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 2 항에 있어서,
    상기 PECVD 방법은 SiH4 및 Si2H6 중의 1 이상과, NH3 및 N2 중의 1 이상을 주입한 분위기의 600 ℃ 이하의 온도에서 플라즈마를 여기시켜 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 탄탈륨산화막은 Ta(OC2H5)5 을 유량조절기를 통해 증발기 또는 증발관으로 공급하고 이를 120 ∼ 200 ℃ 온도에서 증발시켜 Ta 성분의 화학증기를 형성한 다음, 상기 Ta 성분의 화학증기와 반응가스인 과잉 산소가스를 각각 10 ∼ 1000 sccm 유량만큼 LPCVD 챔버에 공급하고 300 ∼ 600 ℃ 온도에서 표면 반응시켜 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 탄탈륨산화막은 Ta(OC2H5)5 소오스 만을 플로우시켜 LPCVD 챔버에서 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 식각장벽층은 탄탈륨산화막 챔버와 질화막 챔버를 멀티 챔버로 구성하여 인-시튜 공정으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 제 8 항에 있어서,
    상기 식각장벽층은 PECVD 또는 LPCVD 방법을 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 제 1 항에 있어서,
    상기 식각장벽층은 탄탈륨산화막 증착 챔버 내에 SiH4 및 Si2H6 중의 1 이상의 가스와 NH3 가스 라인을 추가하여 PECVD 방법으로 질화막을 증착하고, 퍼지 ( purge ) 후 탄탈륨산화막을 증착하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 저장전극 콘택플러그가 구비되는 층간절연막 상에 질화막과 TaON 막의 적층구조로 식각장벽층을 형성하는 공정과,
    전체표면상부에 저장전극용 산화막을 형성하는 공정과,
    저장전극으로 예정된 부분의 상기 저장전극용 산화막을 식각하여 상기 저장전극 콘택플러그를 저부에 노출시키고 저장전극용 산화막을 측벽으로 하는 저장전극 영역을 정의하는 공정과,
    상기 저장전극 콘택플러그에 접속되는 저장전극을 상기 저장전극 영역 표면에 형성하고 상기 저장전극용 산화막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  12. 제 11 항에 있어서,
    상기 TaON 막은 Ta 소오스와 NH3 소오스 가스를 이용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
KR1020020077493A 2002-12-06 2002-12-06 반도체소자의 캐패시터 형성방법 KR20040049659A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020020077493A KR20040049659A (ko) 2002-12-06 2002-12-06 반도체소자의 캐패시터 형성방법
US10/608,429 US6884678B2 (en) 2002-12-06 2003-06-30 Method for forming capacitor of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020077493A KR20040049659A (ko) 2002-12-06 2002-12-06 반도체소자의 캐패시터 형성방법

Publications (1)

Publication Number Publication Date
KR20040049659A true KR20040049659A (ko) 2004-06-12

Family

ID=32464548

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020077493A KR20040049659A (ko) 2002-12-06 2002-12-06 반도체소자의 캐패시터 형성방법

Country Status (2)

Country Link
US (1) US6884678B2 (ko)
KR (1) KR20040049659A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811256B1 (ko) * 2005-11-14 2008-03-07 주식회사 하이닉스반도체 반도체메모리소자의 실린더형 스토리지노드 형성방법
KR100968424B1 (ko) * 2008-01-17 2010-07-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6921692B2 (en) 2003-07-07 2005-07-26 Micron Technology, Inc. Methods of forming memory circuitry
KR100728959B1 (ko) * 2005-08-18 2007-06-15 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100734289B1 (ko) * 2005-11-22 2007-07-02 삼성전자주식회사 내부 표면상에 보호막을 갖는 스토리지 노드 전극을구비하는 반도체 소자 및 그 제조 방법
US10879346B2 (en) * 2016-07-01 2020-12-29 Intel Corporation Capacitor including multilayer dielectric stack

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010056241A (ko) * 1999-12-14 2001-07-04 윤종용 커패시터의 전극 제조 방법
KR20010058611A (ko) * 1999-12-30 2001-07-06 박종섭 ＴａＯＮ 식각 정지막을 갖는 반도체 메모리장치의실린더형 커패시터 구조 및 그 제조 방법
JP2001237400A (ja) * 1999-12-22 2001-08-31 Hynix Semiconductor Inc 半導体素子のキャパシタ製造方法
KR20020021489A (ko) * 2000-09-15 2002-03-21 윤종용 층간절연막의 손상을 방지할 수 있는 반도체 메모리 소자및 그 제조방법
KR20020052655A (ko) * 2000-12-26 2002-07-04 윤종용 실린더형 커패시터를 갖는 반도체 메모리 소자 및 그제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100292938B1 (ko) * 1998-07-16 2001-07-12 윤종용 고집적디램셀커패시터및그의제조방법
KR100401503B1 (ko) * 2001-04-30 2003-10-17 주식회사 하이닉스반도체 반도체소자의 캐패시터 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010056241A (ko) * 1999-12-14 2001-07-04 윤종용 커패시터의 전극 제조 방법
JP2001237400A (ja) * 1999-12-22 2001-08-31 Hynix Semiconductor Inc 半導体素子のキャパシタ製造方法
KR20010058611A (ko) * 1999-12-30 2001-07-06 박종섭 ＴａＯＮ 식각 정지막을 갖는 반도체 메모리장치의실린더형 커패시터 구조 및 그 제조 방법
KR20020021489A (ko) * 2000-09-15 2002-03-21 윤종용 층간절연막의 손상을 방지할 수 있는 반도체 메모리 소자및 그 제조방법
KR20020052655A (ko) * 2000-12-26 2002-07-04 윤종용 실린더형 커패시터를 갖는 반도체 메모리 소자 및 그제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811256B1 (ko) * 2005-11-14 2008-03-07 주식회사 하이닉스반도체 반도체메모리소자의 실린더형 스토리지노드 형성방법
KR100968424B1 (ko) * 2008-01-17 2010-07-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
US20040110341A1 (en) 2004-06-10
US6884678B2 (en) 2005-04-26

Similar Documents

Publication Publication Date Title
US5985730A (en) Method of forming a capacitor of a semiconductor device
KR100401503B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
US6777305B2 (en) Method for fabricating semiconductor device
US5508223A (en) Method for manufacturing DRAM cell with fork-shaped capacitor
JP2008159988A (ja) 半導体装置及び半導体装置の製造方法
US6784068B2 (en) Capacitor fabrication method
KR20020031283A (ko) 반도체집적회로장치 및 그 제조방법
KR100587049B1 (ko) 반도체 메모리 소자의 캐패시터 제조방법
JP2002124649A (ja) 半導体集積回路装置およびその製造方法
KR20040049659A (ko) 반도체소자의 캐패시터 형성방법
US6964900B2 (en) Capacitor in semiconductor device having dual dielectric film structure and method for fabricating the same
KR100718837B1 (ko) 반구형 실리콘을 갖는 캐패시터의 제조 방법 및 이를이용한 반도체 장치의 제조 방법
US7332391B2 (en) Method for forming storage node contacts in semiconductor device
KR100408725B1 (ko) 반도체소자의 캐패시터 형성방법
KR100890049B1 (ko) 반도체 메모리소자의 캐패시터 형성방법
KR100360150B1 (ko) 반도체소자의캐패시터형성방법
KR100240891B1 (ko) 반도체장치의 캐패시터용 하부전극 형성방법
KR100937988B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100470389B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100345065B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100474593B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100702134B1 (ko) 반도체소자의 커패시터 형성 방법
KR100596424B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100887052B1 (ko) 반도체소자의 캐패시터 제조방법
KR20030050052A (ko) 캐패시터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20050426

Effective date: 20060922