KR100470389B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 층간절연막을 선택적으로 제거하여 플러그를 형성하는 단계; 상기 플러그를 포함한 층간절연막 상에 캐패시터 산화막의 형성하고 이를 선택적으로 제거하여 상기 플러그를 노출시키는 홀을 형성하는 단계; 상기 홀 내표면에 반구형 그레인을 갖는 폴리실리콘으로 캐패시터 하부전극을 형성하고 상기 홀 내부를 매립하는 단계; 및 상기 매립물질을 제거한 다음, 상기 반구형 그레인을 갖는 폴리실리콘층상에 TiON 유전막을 형성하고 상기 TiON 유전막상에 캐패시터 상부전극을 형성하는 단계를 포함하며, 종래에 비해 마스크를 포함한 단위공정수가 적기 때문에 공정 단순화가 가능하고 제조비용을 줄일 수 있으며, 유전율이 높고 화학적 결합구조도 안정하며 캐패시터 전극과 산화반응성이 낮은 TiON 박막을 캐패시터의 유전체로 사용하기 때문에 높은 충전용량을 확보할 수 있고 전기적 충격에 강하며 누설전류를 포함한 전기적 특성이 우수한 반도체 소자의 캐패시터를 형성할 수 있는 것이다.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는 고정전용량을 얻을 수 있으며 평탄화에 필요한 단위 공정수를 줄일 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 캐패시터 형성방법은 전하저장전극용 콘택 형성후 폴리실리콘을 증착한 후 에치백(etchback)하여 폴리실리콘을 형성한다. 이어서, 식각배리어막으로 질화막을 증착하고 산화막으로 습식각 속도가 비교적 빠른 PSG(Phosphorus Silicate Glass)막을 증착한 후 식각공정으로 실린더 형태의 캐패시터를 제조하기 위한 기본 하부 전극 구조를 형성한다.
또한, 전하저장전극인 폴리실리콘을 증착하고 질화막/산화막 또는 Ta2O5유전막을 증착한 후 습식각 속도가 빠른 PSG(Phosphorus Silicate Glass)막 또는 SOG(Spin On Glass)막과 같은 USG(Undoped Silicate Glass)막을 기판 전면에 증착하거나 감광막을 코팅 처리하여 실린더 구조의 내부를 매립한다. 그다음, 셀과 주변회로 지역에 층착된 폴리실리콘을 연마하고, PSG막을 습식각해서 실린더 형태의 전하저장전극 모듈 안쪽면과 바깥쪽면 모두 사용하는 전하저장전극을 형성해서 사용해오고 있다.
그러나, 종래 기술에 따른 반도체 소자의 캐패시터 형성방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서, 하부 전극 구조를 형성하는 공정에서는 식각배리어막인 질화막이 공정에 따라 건식각 배리어와 습식각 배리어로 사용되므로 식각선택비 확보 측면에서 그 두께를 증가시키는 것이 유리하지만 질화막 두께를 증가시키게 되면 기판상에서 응력(stress)을 받아 크랙(crack)이 생기는 문제점이 있다. 이의 해결을 위하여 질화막을 얇게 형성하면 캐패시터 산화막의 식각공정시 선택비 부족에 의해 질화막이 어택(attack)을 받고 후속 질화막 식각시 하부의 층간절연막까지 식각되면서 누설전류원(leakage source)이 되어 캐패시터의 리프레쉬(refresh) 특성을 나쁘게 하는 원인이 된다.
또한, 전하저장전극을 형성하는 공정에서는 셀지역의 캐패시터 산화막뿐만 아니라 주변회로부의 캐패시터 산화막까지 습식각 공정에서 모두 제거되기 때문에 셀과 주변회로 사이에 단차가 전하저장전극의 높이만큼 발생하게 된다. 따라서, 노광공정시 DOF(depth of focus) 마진이 없어 층간절연막 형성후 평탄화 공정을 반드시 진행하여야 한다. 결국, 층간절연막 형성후 CMP(chemical mechanical polish) 공정이 필요하고 CMP 균일도 개선을 위하여 셀지역의 절연막만을 부분 식각해주는 셀 리세스 마스크(cell recess mask) 공정과 식각공정이 추가적으로 필요하다.
그리고, 실린더 형태의 전하저장전극 모듈 바깥쪽면도 전하저장전극으로 사용하기 위해서는 주변회로부를 보호하기 위한 마스크를 사용하여 셀지역을 개방한 상태에서 캐패시터 산화막인 PSG막 또는 USG막을 습식각하여야 한다. 결국, 마스크 공정을 포함하여 감광막제거 공정과 후속 세정공정이 필요하므로 단위공정수가 많아지고 공정이 복잡해져서 제조비용이 증가한다는 문제점이 있다.
이에, 본 발명은 상기한 종래 기술상의 제반 문제점들을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 유전율이 높은 TiON 유전막과 오목(concave) 형태의 전하저장전극을 형성하여 고정전용량을 얻을 수 있고, 메모리 셀과 주변회로 사이에 단차를 발생시키지 않으면서 오목 형태의 전하저장전극을 형성하여 평탄화에 필요한 단위공정수를 줄일 수 있는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 제공함에 있다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 도시한 공정별 단면도.
- 도면의 주요부분에 대한 부호의 설명 -
101; 비트라인 103; 비트라인 하드마스크
105; 비트라인 스페이서 107; 층간절연막
109; 배리어막 111; 버퍼 산화막
112; 스토리지노드 콘택홀 113; 플러그
115; 캐패시터 산화막 117; 하드마스크
118; 반사방지막 119; 캐패시터 하부전극 모듈 홀
121; 반구형 그레인을 갖는 폴리실리콘층(캐패시터 하부전극)
124; 매립물질 125; TiON 유전막
127; 캐패시터 상부전극
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성방법은 층간절연막 상면에 질화막과 버퍼산화막을 차례로 형성하는 단계; 버퍼산화막, 질화막 및 층간절연막을 동시에 선택적으로 식각하여 스토리지노드 콘택홀을 형성하는 단계; 스토리지노드 콘택홀을 매립시키는 플러그를 형성하는 단계; 플러그를 포함한 전면 상에 캐패시터 산화막, 하드마스크용 제 1폴리실리콘막 및 반사방지막을 차례로 형성하는 단계; 반사방지막과 제 1폴리실리콘막을 선택적으로 식각하여 하드마스크를 형성하고 나서, 상기 캐패시터 산화막을 선택적으로 식각하여 상기 플러그를 노출시키는 홀을 형성하는 단계; 홀을 포함한 전면에 반구형 그레인을 갖는 제 2폴리실리콘막을 형성하는 단계; 제 2폴리실리콘막 위에 매립물질을 이용하여 상기 홀 구조를 매립시키는 단계; 캐패시터 산화막이 노출되는 시점까지 상기 잔류된 반사방지막과 하드마스크 및 제 2폴리실리콘막을 화학기계적 연마하여 캐패시터의 하부전극을 형성하는 단계; 매립물질을 제거하는 단계;및, 하부전극 구조 상에 TiON 유전막 및 캐패시터 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 도시한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 도 1에 도시된 바와 같이, 고밀도 플라즈마(HDP), 비피에스지(BPSG) 또는 에스오지(SOG)막 등의 산화막으로 구성된 층간절연막(107) 상면에 질화막(109; nitride layer)과 버퍼산화막(111; buffer oxide layer)을 형성한다. 이때, 상기 질화막(109)은 후속하는 건식각과 습식각시 배리어(barrier) 역할을 담당하여야 하므로 LPCVD(low pressure chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), 또는 RTP(rapid thermal process) 등으로 약 200Å ~ 1,000Å 두께로 형성한다. 한편, 상기 층간절연막(107)내에는 비트라인(101)이 형성되어 있는데, 상기 비트라인(101) 상면에는 하드마스크(103)가 형성되어 있고 상기 비트라인(101) 양측면에는 스페이서(105)가 형성되어 있다.
이어서, 도 2에 도시된 바와 같이, 상기 버퍼산화막(111) 상면에 일정형태의 마스크(미도시), 즉 스토리지노드 콘택 마스크(storage node contact mask)를 이용한 건식각 등으로 상기 버퍼산화막(111)과 질화막(109) 및 층간절연막(107)을 동시에 선택적으로 제거하여 상기 비트라인(101) 사이에 스토리지노드 콘택홀(112)을 형성한다. 이때, 상기 질화막(109)과 층간절연막(107) 각각의 두께의 25 ~ 35%, 바람직하게는 약 30% 정도를 과도식각(over etching)한다. 그다음, 상기 스토리지노드 콘택홀(112) 내부에, 예를 들어, 불순물이 도핑된 폴리실리콘(doped poly silicon)을 증착한 다음, 화학기계적연막(CMP) 또는 에치백(etch back) 공정을 진행하여 플러그(113)를 형성한다. 상기 플러그(113)에 도핑되는 불순물로는 2.0 ×1020원자수/cc 이상의 인(Phosphorous)을 사용할 수 있다.
그다음, 도 3에 도시된 바와 같이, 상기 플러그(113) 및 버퍼산화막(111) 전면상에 캐패시터 산화막(115)과 하드마스크(117) 및 반사방지막(118)을 형성한다. 상기 캐패시터 산화막(115)으로는 PE-TEOS, PSG, 또는 Si-H 베이스(base)의 소오스(source)를 이용한 USG막을 원하는 두께, 구체적으로는 단위셀당 25fF 이상의 캐패시터 정전용량을 얻는데 필요한 전하저장전극 면적이 확보되는 두께만큼 증착한다. 그리고, 상기 하드마스크(117)로는 폴리실리콘을 사용하고 상기 반사방지막(118)은 후속하는 마스크 공정을 용이하게 하기 위하여 SiON과 같은 무기물(inorganic) 또는 유기물(organic)을 약 300Å ~ 1.000Å 정도의 두께로 증착하거나 코팅한다.
이어서, 캐패시터 산화막 마스크(cap. oxide mask; 미도시)를 이용한 식각공정으로 상기 반사방지막(118)과 하드마스크(117)를 먼저 선택적으로 제거한 다음, 상기 캐패시터 산화막(115)을 선택적으로 제거하여 상기 플러그(113)를 노출시키는 오목(concave) 구조의 전하저장전극(하부전극) 모듈 홀(119)을 형성한다. 이때, 상기 캐패시터 산화막(115) 식각은 하부의 질화막(109)를 식각배리어로 이용하여 10 ~ 100% 과도식각으로 진행하는데, 상기 질화막(109)을 식각배리어로 사용하기 위해서 상기 캐패시터 산화막(115)과 질화막(109)과의 식각선택비를 5:1 ~ 20:1로 유지한다.
그다음, 도 4에 도시된 바와 같이, 상기 홀(119) 내부를 도핑된 폴리실리콘을 300Å ~ 600Å 정도로 증착하거나 또는 표면적을 증가시키기 위하여 반구형 그레인(HGS: hemi-spherical grain)을 갖는 표면이 울퉁불퉁한(rugged) 형태의 폴리실리콘층(121)을 형성한다. 상기 반구형 그레인을 갖는 폴리실리콘층(121)을 전하저장전극(하부전극)으로 사용할 경우 추가적으로 인(Phosphorous) 가스 분위기에서 써멀 도핑(thermal doping)이나 플라즈마 도핑(plasma doping) 처리를 상기 폴리실리콘층(121) 증착 직후에 진행하거나 또는 후술하는 캐패시터 유전막(125) 증착 바로 직전에 진행한다.
이어서, 상기 폴리실리콘층(121)이 형성된 홀(119) 내부를 감광막이나 산화막 등의 매립물질(124)로 매립(refilling)한 다음, 상기 캐패시터 산화막(115) 상층부에 잔류하는 매립물질을 포함한 전하저장전극 형성용 폴리실리콘과 하드마스크 형성용 폴리실리콘 및 반사방지막을 상기 캐패시터 산화막(115)이 노출되도록 화학기계적 연마(CMP) 등으로 제거하여 셀과 셀을 서로 고립(isolation)시킨다.
상기 매립공정은 오목 구조의 전하저장전극 모듈의 손상을 방지하고 메모리 셀과 주변회로 지역의 상층부에 증착되어 있는 하부전극물질을 제거하기 위함이다. 그리고, 상기 매립공정에 있어서 매립물질(124)로 감광막을 사용하는 경우에는 약 0.5㎛ ~ 1.5㎛ 정도의 두께로 코팅하여 상기 홀(119)을 매립하는 반면, 매립물질(125)로 산화막을 사용하는 경우에는 약 0.1㎛ ~ 0.5㎛ 정도의 두께를 증착하여 상기 홀(119)을 매립한다.
한편, 상기 화학기계적 연마(CMP)공정 진행시 상기 캐패시터 산화막(115)이 과도하게 연마되면 전하저장전극(하부전극) 면적이 감소하여 전체적인 캐패시터의 정전용량이 작아진다. 따라서, 상기 하드마스크(117)를 포함한 전하저장전극용 폴리실리콘을 약 5% ~ 20% 정도 CMP 타겟(target)으로 진행한다.
그다음, 도 5에 도시된 바와 같이, 셀 지역의 개방된 부분인 홀(119)내부를 매립하는 매립물질(124)을 제거하는데, 상기의 예처럼 매립물질(124)이 감광막인 경우에는 스트립(strip) 공정으로 제거하고, 매립물질(124)이 산화막인 경우에는 습식각으로 제거한다. 그결과, 반구형 그레인을 갖는 폴리실리콘층(121)으로 구성된 오목(concave) 구조의 전하저장전극, 즉 캐패시터의 하부전극이 완성된다.
이어서, 도 6에 도시된 바와 같이, 상기 반구형 그레인을 갖는 폴리실리콘층(121)으로 구성된 오목형태의 전하저장전극(하부전극)상에 TiON 유전체를 사용하여 유전막(125)을 형성한 다음, 상기 유전막(125)상에 상부전극(127)을 형성한다.
상기 유전막(125)은 유전체로서 TiON을 사용하여 형성하는데, 하부전극인 폴리실리콘층(121)과 유전체인 TiON막(125) 사이의 계면에 SiO2와 같은 저유전 산화막이 형성된다. 따라서, 이를 방지하기 위하여 LPCVD (Low Pressure Chemical Vapor Deposition)법을 사용하여 TiON막(125) 형성 직전에 인시튜(in-situ) 또는 익시튜(ex-situ) 상태에서 플라즈마(plasma)를 이용하거나 또는 RTP (Rapid Thermal Process)를 이용하여 NH3가스 분위기에서 상기 폴리실리콘층(121) 표면을 먼저 질화시킨다.
한편, 상기 질화처리 이전에 유전체인 TiON막(125)과 하부전극인 폴리실리콘층(121) 사이의 계면에 불균일한 자연산화막의 발생을 저지하기 위하여 상기 폴리실리콘층(121)을 표면처리한다. 상기 폴리실리콘층(121)의 표면처리는 여러 가지방법으로 수행될 수 있는데, 그 중 한 방법은 하부전극인 폴리실리콘층(121) 표면을 HF 용액으로 세정처리하는 것이다. 이때, 세정처리 전 또는 후에 H2SO4또는 NH4OH 용액 등으로 계면세정을 추가로 실시할 수 있다.
상기 TiON 유전막(125)은, 도면에는 도시하지 않았지만, Ti(OC3H7)4과 같은 티타늄 유기 금속물질을 전구체로 이용하여 상기 질화처리된 폴리실리콘층(121) 표면에, 예를들어 LPCVD 방식으로 형성한다. 이때, 상기 Ti(OC3H7)4과 같은 티타늄 유기 금속물질로 된 전구체는 액상이므로 기상으로 변환시킨 다음 LPCVD 챔버내에 공급하여야 한다. 따라서, 상기 Ti(OC3H7)4전구체는 MFC (Mass Flow Controller)와 같은 유량조절기에서 유량을 조절한 다음 증발기 또는 증발관으로 공급한다. 그다음, 상기 증발기 또는 증발관으로 공급된 전구체를 200 ~ 300℃ 온도에서 증발시켜 Ti성분의 화학증기를 얻는다. 이어서, 상기 Ti성분의 화학증기를 NH3와 같은 반응가스와 함께 LPCVD 챔버내에 공급하여 상기 Ti 화학증기와 반응가스가 반응하도록 하여 상기 질화처리된 폴리실리콘층(121)상에 TiON을 증착시켜 TiON 유전막(125)을 형성한다. 이때, 상기 TiON막(125) 형성중에 박막의 막질을 개선하기 위하여 약 5 ~ 1.000 sccm 유량의 산소(O2) 가스를 추가로 주입한다. 그러면, 상기 TiON 유전막(125) 형성시 잔류하는 탄소(C) 성분은 산소(O2) 성분과 결합하여 모두 휘발되어 상기 TiON 유전막(125)내에는 탄소 성분의 불순물이 존재하지 않게 된다.
이후, 상기 TiON 유전막(125)을 증착한 후 캐패시터 상부전극의 산화 및 전하전도(chrage conduction)를 방지하기 위해 인시튜(in-situ) 플라즈마를 이용하여 200℃ ~ 600℃ 온도에서 NH3, N2/H2, 또는 N2O 가스 분위기에서 어닐링(annealing)하여 5Å ~ 20Å 두께의 질화막(미도시) 또는 질산화막(미도시)을 형성한다. 상기 질화막(미도시) 형성시 인시튜(in-situ) 또는 익시튜(ex-situ)로 N2O 또는 O2가스 분위기에서 산화(dry oxidation 또는 light oxidation)시켜 상기 TiON막(125)을 결정화시킨다.
또는 상기 TiON막(125)을 증착한 후 캐패시터 상부전극의 산화 및 전하전도(chrage conduction)를 방지하기 위해 전기로 또는 RTP (Rapid Thermal Process)를 이용하여 650℃ ~ 950℃ 온도에서 NH3, N2/H2, 또는 N2O 가스 분위기에서 어닐링(annealing)하여 5Å ~ 20Å 두께의 질화막(미도시)을 형성한다.
한편, 상기 TiON막(125)을 증착한 후 300℃ ~ 950℃ 온도에서 NH3, N2/H2, 또는 N2가스 분위기에서 플라즈마를 이용하여 인시튜(in-situ) 또는 익시튜(ex-situ)로 어닐링함으로써 상기 TiON막(125)을 질화시키거나 결정화할 수 있다. 또는 상기 TiON막(125)을 증착한 후 전기로 또는 RTP (Rapid Thermal Process)를 이용하여 600℃ ~ 950℃ 온도에서 NH3, N2/H2, 또는 N2가스 분위기에서 인시튜(in-situ) 또는 익시튜(ex-situ)로 어닐링함으로써 상기 TiON막(125)의 결정화를 유도하거나 질화시킬 수 있다.
또 다른 방법으로, 상기 TiON막(125)을 증착한 후 미세 결함(micro crack)또는 핀홀(pin hole) 등과 같은 구조적 결함 내지는 구조적 불균일성(homogeneity)을 개선하기 위하여 300℃ ~ 600℃ 온도에서 N2O 또는 O2분위기에서 플라즈마를 이용한 산화공정을 실시할 수 있다. 또는, 전기로나 RTP(Rapid Thermal Process)를 이용하여 650℃ ~ 950℃ 온도에서 N2O 또는 O2분위기에서 인시튜(in-situ) 또는 익시튜(ex-situ)로 어닐링함으로써 상기 TiON막(125)의 결정화를 유도하거나 질화시킬 수 있다. 이때, 인시튜(in-situ) 또는 익시튜(ex-situ)로 O2와 H2분위기에서 O2/H2가스의 유량비를 3이하로 정량하여 상기 TiON막(125)을 산화(light wet oxidation)시켜 결정화시키거나 산화시킬 수 있다.
그리고, 상기 상부전극(127)을 금속층, 예를들어, TiN을 사용하여 형성하는 경우 TiCl4베이스(based) CVD-TiN을 약 200 ~ 600Å 두께로 증착한다. 또는 도면에는 도시하지 않았지만, TiCl4베이스(based) CVD-TiN을 약 400Å 이하의 두께로 증착하여 전도장벽(conduction barrier)을 먼저 형성하고 그 위에 후속 열처리 공정에 의한 캐패시터의 특성열화를 방지하거나 배선공정중에 상부전극과의 연결(interconnection)을 위해 메탈 콘택을 형성할 때 과도한 식각으로 인해 상부전극이 파괴되는 것을 방지하기 위해 불순물이 도핑된 폴리실리콘을 완충층으로 적층할 수 있다.
한편, 도면에는 도시하지 않았지만, 도 1 내지 도 3에 도시된 바와 같은 일련의 공정, 간략하게는 비트라인을 포함하는 층간절연막을 선택적으로 제거하여 플러그를 형성하는 단계와, 상기 층간절연막상에 캐패시터 산화막을 증착하고 이를 선택적으로 제거하여 플러그를 노출시키는 홀을 형성하는 단계를 다음과 같이 변경할 수 있다.
먼저, 비트라인을 포함하도록 폴리실리콘을 증착한 다음, 상기 폴리실리콘을 화학기계적 연마공정으로 선택적으로 제거하여 플러그를 형성하는 단계와, 상기 플러그 상부에 산화막을 증착하여 3.000Å 이하 두께인 층간절연막과 200Å ~ 1.000Å 두께의 배리어막을 형성하는 단계와, 상기 배리어막상에 캐패시터 산화막과 하드마스크 및 반사방지막을 형성한 다음 상기 플러그가 노출되도록 하는 홀을 형성하는 단계로 변경할 수 있다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 캐패시터 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 종래의 원통형 실린더 구조의 하부전극을 갖는 캐패시터 제조방법에 비해 마스크를 포함한 단위공정수가 적기 때문에 공정 단순화가 가능하며, 이로 인해 제조비용을 줄일 수 있다.
또한, 유전율이 높고 화학적 결합구조도 안정하며 캐패시터 전극과 산화반응성이 낮은 TiON 박막을 캐패시터의 유전체로 사용하기 때문에 높은 충전용량을 확보할 수 있고 전기적 충격에 강하며 누설전류를 포함한 전기적 특성이 우수한 반도체 소자의 캐패시터를 형성할 수 있다.
그리고, TiON막의 증착시 박막내에 불순물등이 존재하지 않으므로, 이를 제거하기 위한 별도의 공정이 요구되지 않아 제조 공정이 단순해진다.

Claims (25)

  1. 층간절연막 상면에 질화막과 버퍼산화막을 차례로 형성하는 단계;
    상기 버퍼산화막, 질화막 및 층간절연막을 동시에 선택적으로 식각하여 스토리지노드 콘택홀을 형성하는 단계;
    상기 스토리지노드 콘택홀을 매립시키는 플러그를 형성하는 단계;
    상기 플러그를 포함한 전면 상에 캐패시터 산화막, 하드마스크용 제 1폴리실리콘막 및 반사방지막을 차례로 형성하는 단계;
    상기 반사방지막과 제 1폴리실리콘막을 선택적으로 식각하여 하드마스크를 형성하고 나서, 상기 캐패시터 산화막을 선택적으로 식각하여 상기 플러그를 노출시키는 홀을 형성하는 단계;
    상기 홀을 포함한 전면에 반구형 그레인을 갖는 제 2폴리실리콘막을 형성하는 단계;
    상기 제 2폴리실리콘막 위에 매립물질을 이용하여 상기 홀 구조를 매립시키는 단계;
    상기 캐패시터 산화막이 노출되는 시점까지 상기 잔류된 반사방지막과 하드마스크 및 제 2폴리실리콘막을 화학기계적 연마하여 캐패시터의 하부전극을 형성하는 단계;
    상기 매립물질을 제거하는 단계;및
    상기 하부전극 구조 상에 TiON 유전막 및 캐패시터 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 질화막은 200 ~ 1,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제1항에 있어서,
    상기 버퍼산화막, 질화막 및 층간절연막을 동시에 선택적으로 식각하는 공정에서, 상기 질화막과 층간절연막은 각각의 두께의 25 ~ 35%를 과도식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제1항에 있어서,
    상기 플러그는 2.0 ×1020원자수/cc 이상의 인(P)을 불순물로 도핑한 폴리실리콘(doped poly silicon)으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제1항에 있어서,
    상기 캐패시터 산화막은 단위셀당 25fF 이상의 캐패시터 정전용량을 얻는데 필요한 캐패시터 하부전극 면적이 확보되는 두께만큼 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제1항에 있어서,
    상기 반사방지막은 무기물 또는 유기물을 300 ~ 1,000Å 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제1항에 있어서,
    상기 반사방지막은 SiON으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제1항에 있어서,
    상기 홀을 형성하는 단계는, 상기 질화막을 식각 중지층으로 하여 상기 캐패시터 산화막을 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제8항에 있어서,
    상기 캐패시터 산화막과 상기 질화막과의 식각선택비를 5:1 ~ 20:1로 유지하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제1항에 있어서,
    상기 캐패시터 하부전극을 형성하는 단계 직후 또는 유전막 형성 직전에, 인(P) 가스 분위기에서 써멀 도핑(thermal doping)이나 플라즈마 도핑(plasma doping) 처리를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제1항에 있어서,
    상기 매립물질을 이용하여 상기 홀 구조를 매립하는 단계에서, 매립물질로는 감광막을 0.5㎛ ~ 1.5㎛ 두께로 상기 홀 내부를 코팅하거나, 또는 산화막을 0.1㎛ ~ 0.5㎛ 두께로 상기 홀 내부에 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제1항에 있어서,
    상기 캐패시터 산화막이 노출되는 시점까지 상기 반사방지막과 하드마스크 및 폴리실리콘을 화학기계적 연마하는 단계에서, 상기 하드마스크를 포함한 제 2폴리실리콘막은 5% ~ 20% 의 화학기계적 연마 타겟(target)으로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제1항에 있어서,
    상기 TiON 유전막을 형성하는 단계 이전에, 인시튜 또는 익시튜 상태에서 플라즈마를 이용하거나 또는 NH3가스 분위기에서 상기 하부전극의 표면을 질화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  14. 제13항에 있어서,
    상기 하부전극 표면을 질화처리 단계 이전에 상기 하부전극에 표면처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  15. 제14항에 있어서,
    상기 표면처리하는 단계는, HF 용액으로 상기 하부전극을 세정하거나, 또는 상기 세정처리 전/후에 H2SO4또는 NH4OH 용액으로 세정처리를 추가로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  16. 제1항에 있어서,
    상기 TiON 유전막을 형성하는 단계는, Ti 화합물을 유량조절기를 통해 증발기 또는 증발관으로 공급한 다음 200 ~ 300℃ 온도에서 증발시켜 Ti 성분의 화학증기를 얻는 것을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  17. 제1항에 있어서,
    상기 TiON 유전막을 형성하는 단계는, 5 ~ 1.000 sccm 유량의 산소(O2) 가스를 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  18. 제1항에 있어서,
    상기 TiON 유전막을 형성하는 단계는, 상기 하부전극 구조 상에 TiON막을 증착한 후 인시튜(in-situ) 플라즈마를 이용하여 200℃ ~ 600℃ 온도에서 NH3, N2/H2, 또는 N2O 가스 분위기에서 어닐링(annealing)하여 5Å ~ 20Å 두께의 질화막 또는 질산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  19. 제18항에 있어서,
    상기 질화막 형성시 인시튜(in-situ) 또는 익시튜(ex-situ)로 N2O 또는 O2가스 분위기에서 상기 TiON막을 산화시켜 결정화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  20. 제1항에 있어서,
    상기 TiON 유전막을 형성하는 단계는, 상기 하부전극 구조 상에 TiON막을 증착한 후 650℃ ~ 950℃ 온도에서 NH3, N2/H2, 또는 N2O 가스 분위기에서 어닐링하여 5Å ~ 20Å 두께의 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  21. 제1항에 있어서,
    상기 TiON 유전막을 형성하는 단계는, 300℃ ~ 950℃ 온도에서 NH3, N2/H2, 또는 N2가스 분위기에서 플라즈마를 이용하여 인시튜 또는 익시튜로 어닐링하여 TiON막을 질화시키거나 결정화하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  22. 제1항에 있어서,
    상기 TiON 유전막을 형성하는 단계는, 600℃ ~ 950℃ 온도에서 NH3, N2/H2, 또는 N2가스 분위기에서 인시튜 또는 익시튜로 어닐링하여 TiON막을 결정화를 유도하거나 질화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  23. 제1항에 있어서,
    상기 TiON 유전막을 형성하는 단계는, 300℃ ~ 600℃ 온도에서 N2O 또는 O2분위기에서 플라즈마를 이용한 산화공정을 실시하거나, 또는 650℃ ~ 950℃ 온도에서 N2O 또는 O2분위기에서 인시튜 또는 익시튜로 어닐링하여 TiON막의 결정화를 유도하거나 질화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  24. 제1항에 있어서,
    상기 TiON 유전막을 형성하는 단계는, 인시튜 또는 익시튜로 O2와 H2분위기에서 O2/H2가스의 유량비를 3이하로 정량하여 TiON막을 결정화하거나 산화시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  25. 제1항에 있어서,
    상기 캐패시터 상부전극을 형성하는 단계는, 상기 TiON 유전막상에 TiCl4베이스(based) CVD-TiN을 200 ~ 600Å 두께로 증착하는 것을 특징으로 반도체 소자의 캐패시터 형성방법.
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