JPH10223859A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10223859A JPH10223859A JP9027059A JP2705997A JPH10223859A JP H10223859 A JPH10223859 A JP H10223859A JP 9027059 A JP9027059 A JP 9027059A JP 2705997 A JP2705997 A JP 2705997A JP H10223859 A JPH10223859 A JP H10223859A
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Abstract
(57)【要約】
【課題】 ２５６メガビットを越えるような大容量のＤ
ＲＡＭを製造することが可能な半導体装置の製造方法を
提供する。 【解決手段】 ゲート電極７上に形成される層間絶縁膜
として、埋め込み特性に優れたＮＳＧ膜１０と、リフロ
ーが可能なＢＰＳＧ膜１１とを形成する。次に、ＢＰＳ
Ｇ膜１１を、Ｏ2及びＨ2を含む雰囲気中でリフローす
る。その後、層間絶縁膜にコンタクトホールを形成し、
当該コンタクトホールにプラグ１７を埋め込む。その
後、コンタクトホールに埋め込まれたプラグ１７と共に
層間絶縁膜を研磨して表面を平坦化した上で、ビット線
形成等を行う。
ＲＡＭを製造することが可能な半導体装置の製造方法を
提供する。 【解決手段】 ゲート電極７上に形成される層間絶縁膜
として、埋め込み特性に優れたＮＳＧ膜１０と、リフロ
ーが可能なＢＰＳＧ膜１１とを形成する。次に、ＢＰＳ
Ｇ膜１１を、Ｏ2及びＨ2を含む雰囲気中でリフローす
る。その後、層間絶縁膜にコンタクトホールを形成し、
当該コンタクトホールにプラグ１７を埋め込む。その
後、コンタクトホールに埋め込まれたプラグ１７と共に
層間絶縁膜を研磨して表面を平坦化した上で、ビット線
形成等を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、シリンダー型やフ
ィン型等のような複雑なスタック構造を有する半導体装
置を製造する際に好適な半導体装置の製造方法に関す
る。
ィン型等のような複雑なスタック構造を有する半導体装
置を製造する際に好適な半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）とロジックＬＳＩ（LargeScale Integrated
Circuit）を１チップ化したＤＲＡＭ搭載ロジックＬＳ
Ｉの開発が進められている。ＤＲＡＭ搭載ロジックＬＳ
Ｉは、ＤＲＡＭとロジックのハンド幅を増やすことがで
き、また、デザイン・ルールが０．３５μｍ以降の微細
化技術を用いることによりチップサイズを１０ｍｍ2以
下にすることができる。このように、ＤＲＡＭ搭載ロジ
ックＬＳＩは、性能及びコスト等の点で、ＤＲＡＭをロ
ジックＬＳＩに対して外付けとした２チップのものには
ないメリットがある。このようなＤＲＡＭ搭載ロジック
ＬＳＩにおいて、通常、搭載されるＤＲＡＭには、今ま
での技術の蓄積から、汎用タイプのＤＲＡＭが用いられ
る。
s Memory）とロジックＬＳＩ（LargeScale Integrated
Circuit）を１チップ化したＤＲＡＭ搭載ロジックＬＳ
Ｉの開発が進められている。ＤＲＡＭ搭載ロジックＬＳ
Ｉは、ＤＲＡＭとロジックのハンド幅を増やすことがで
き、また、デザイン・ルールが０．３５μｍ以降の微細
化技術を用いることによりチップサイズを１０ｍｍ2以
下にすることができる。このように、ＤＲＡＭ搭載ロジ
ックＬＳＩは、性能及びコスト等の点で、ＤＲＡＭをロ
ジックＬＳＩに対して外付けとした２チップのものには
ないメリットがある。このようなＤＲＡＭ搭載ロジック
ＬＳＩにおいて、通常、搭載されるＤＲＡＭには、今ま
での技術の蓄積から、汎用タイプのＤＲＡＭが用いられ
る。
【０００３】汎用タイプのＤＲＡＭは、ビット線を形成
するとともに、キャパシターを形成することによって構
成されるが、セル面積の縮小に伴い、ノード面積が非常
に小さくなってきている。そこで、セル容量を確保する
ために、シリンダー型やフィン型等に形成された立体的
なキャパシタが用いられるようになってきている。すな
わち、汎用タイプのＤＲＡＭにおいて、一般的な誘電体
膜ＳｉＮ（ＯＮＯ構造）を用いる場合、従来は単純なス
タック構造であったが、２５６メガビット以降の世代で
は、十分なキャパシタ面積を得るために、シリンダー型
やフィン型等の複雑なスタック構造のキャパシタが用い
られるようになってきている。
するとともに、キャパシターを形成することによって構
成されるが、セル面積の縮小に伴い、ノード面積が非常
に小さくなってきている。そこで、セル容量を確保する
ために、シリンダー型やフィン型等に形成された立体的
なキャパシタが用いられるようになってきている。すな
わち、汎用タイプのＤＲＡＭにおいて、一般的な誘電体
膜ＳｉＮ（ＯＮＯ構造）を用いる場合、従来は単純なス
タック構造であったが、２５６メガビット以降の世代で
は、十分なキャパシタ面積を得るために、シリンダー型
やフィン型等の複雑なスタック構造のキャパシタが用い
られるようになってきている。
【０００４】このような複雑なスタック構造を有するＤ
ＲＡＭの製造工程の一例について、図９乃至図１５を参
照して説明する。
ＲＡＭの製造工程の一例について、図９乃至図１５を参
照して説明する。
【０００５】先ず、図９に示すように、ｐ型Ｓｉ基板１
０１上に形成されたｎ型ウェル１０２上に、ＬＯＣＯＳ
（Local Oxidation of Silicon）法によりフィールド酸
化膜１０３を形成して素子分離を行った上で、ｎＭＯＳ
形成領域にイオン注入を行いｐ型ウェル１０４を形成
し、その後、パイロジェニック酸化を行い、活性領域の
表面にゲート酸化膜を形成する。次に、ポリシリコン膜
１０５及びＷＳｉx膜１０６からなるゲート電極１０７
を形成し、その後、イオン注入を行いＬＤＤ領域を形成
する。
０１上に形成されたｎ型ウェル１０２上に、ＬＯＣＯＳ
（Local Oxidation of Silicon）法によりフィールド酸
化膜１０３を形成して素子分離を行った上で、ｎＭＯＳ
形成領域にイオン注入を行いｐ型ウェル１０４を形成
し、その後、パイロジェニック酸化を行い、活性領域の
表面にゲート酸化膜を形成する。次に、ポリシリコン膜
１０５及びＷＳｉx膜１０６からなるゲート電極１０７
を形成し、その後、イオン注入を行いＬＤＤ領域を形成
する。
【０００６】次に、Ｓｉ3Ｎ4膜１０８を５０ｎｍ程度堆
積させ、その後、ＳｉＯx膜を１５０ｎｍ程度堆積させ
た上で、当該ＳｉＯx膜をエッチバックして、ゲート電
極１０７の側壁面にサイドウォールを形成し、その後、
ＢＰＳＧ（Boron-Phospho Silicate Glass）膜１１０を
堆積させる。
積させ、その後、ＳｉＯx膜を１５０ｎｍ程度堆積させ
た上で、当該ＳｉＯx膜をエッチバックして、ゲート電
極１０７の側壁面にサイドウォールを形成し、その後、
ＢＰＳＧ（Boron-Phospho Silicate Glass）膜１１０を
堆積させる。
【０００７】次に、図１０に示すように、ＢＰＳＧ膜１
１０をリフローさせて表面を平坦化し、その後、マスク
用のポリシリコン膜１１１を堆積させ、更に、ポリシリ
コン膜１１１の上に所定のコンタクトホール形状に対応
したフォトレジスト１１２を形成する。
１０をリフローさせて表面を平坦化し、その後、マスク
用のポリシリコン膜１１１を堆積させ、更に、ポリシリ
コン膜１１１の上に所定のコンタクトホール形状に対応
したフォトレジスト１１２を形成する。
【０００８】次に、図１１に示すように、フォトレジス
ト１１２をマスクとして、ポリシリコン膜１１１に開口
部を形成し、更に、開口部が形成されたポリシリコン膜
１１１をマスクとして、ＢＰＳＧ膜１１０に開口部を形
成する。次に、ポリシリコン膜を堆積させ、その後、当
該ポリシリコン膜をエッチバックすることにより、サイ
ドウォール１１３を形成する。その後、サイドウォール
１１３が形成された開口部をマスクとして、更にエッチ
ングする。これにより、コンタクトホール１１４が形成
される。
ト１１２をマスクとして、ポリシリコン膜１１１に開口
部を形成し、更に、開口部が形成されたポリシリコン膜
１１１をマスクとして、ＢＰＳＧ膜１１０に開口部を形
成する。次に、ポリシリコン膜を堆積させ、その後、当
該ポリシリコン膜をエッチバックすることにより、サイ
ドウォール１１３を形成する。その後、サイドウォール
１１３が形成された開口部をマスクとして、更にエッチ
ングする。これにより、コンタクトホール１１４が形成
される。
【０００９】次に、図１２に示すように、ポリシリコン
膜１１５を堆積させてプラグ埋め込みを行う。その後、
ポリシリコン膜１１５をエッチバックすることにより、
図１３に示すように、コンタクトホール１１４に埋め込
まれたプラグ１１６が形成される。このとき、プラグ１
１６の上部には、通常、１５０ｎｍ〜２００ｎｍ程度の
プラグロスが発生する。
膜１１５を堆積させてプラグ埋め込みを行う。その後、
ポリシリコン膜１１５をエッチバックすることにより、
図１３に示すように、コンタクトホール１１４に埋め込
まれたプラグ１１６が形成される。このとき、プラグ１
１６の上部には、通常、１５０ｎｍ〜２００ｎｍ程度の
プラグロスが発生する。
【００１０】次に、図１４に示すように、ＮＳＧ膜１１
７及びＳｉ3Ｎ4膜１１８を堆積させ、Ｓｉ3Ｎ4膜１１８
の上にビット線用のコンタクトホールに対応したフォト
レジスト１１９を形成する。
７及びＳｉ3Ｎ4膜１１８を堆積させ、Ｓｉ3Ｎ4膜１１８
の上にビット線用のコンタクトホールに対応したフォト
レジスト１１９を形成する。
【００１１】次に、図１５に示すように、フォトレジス
ト１１９をマスクとしてエッチングして、コンタクトホ
ールを形成した上で、ポリシリコン膜１２０及びＷＳｉ
x膜１２１からなるビット線１２２を形成する。その
後、Ｓｉ3Ｎ4膜１２３を堆積させた後、ＢＰＳＧ膜１２
４を堆積させて十分な厚さの層間絶縁膜を形成する。
ト１１９をマスクとしてエッチングして、コンタクトホ
ールを形成した上で、ポリシリコン膜１２０及びＷＳｉ
x膜１２１からなるビット線１２２を形成する。その
後、Ｓｉ3Ｎ4膜１２３を堆積させた後、ＢＰＳＧ膜１２
４を堆積させて十分な厚さの層間絶縁膜を形成する。
【００１２】そして、ＢＰＳＧ膜１２４を堆積させるこ
とにより形成された十分な厚さを有する層間絶縁膜上
に、キャパシタやＡｌ配線等を形成することにより、Ｄ
ＲＡＭが作製される。
とにより形成された十分な厚さを有する層間絶縁膜上
に、キャパシタやＡｌ配線等を形成することにより、Ｄ
ＲＡＭが作製される。
【００１３】
【発明が解決しようとする課題】上述のＤＲＡＭのよう
に、シリンダー型やフィン型等の複雑なスタック構造を
有する半導体装置では、立体的に電極を形成するため
に、最終的にＨＦ処理によって、厚く形成された層間絶
縁膜を除去する必要がある。このために、耐ＨＦ膜とし
て機能するＳｉ3Ｎ4膜が必要である。
に、シリンダー型やフィン型等の複雑なスタック構造を
有する半導体装置では、立体的に電極を形成するため
に、最終的にＨＦ処理によって、厚く形成された層間絶
縁膜を除去する必要がある。このために、耐ＨＦ膜とし
て機能するＳｉ3Ｎ4膜が必要である。
【００１４】しかし、Ｓｉ3Ｎ4膜は比較的に硬い膜質を
有しているので、Ｓｉ3Ｎ4膜の下地にリフローしやすい
膜が残っていると、当該膜がキャパシタの形成に必要な
熱処理で再リフローしたときに、クラックが発生してし
まう。このため、上述したような従来のＤＲＡＭでは、
クラックが発生しやすいという問題があった。
有しているので、Ｓｉ3Ｎ4膜の下地にリフローしやすい
膜が残っていると、当該膜がキャパシタの形成に必要な
熱処理で再リフローしたときに、クラックが発生してし
まう。このため、上述したような従来のＤＲＡＭでは、
クラックが発生しやすいという問題があった。
【００１５】また、上述のＤＲＡＭのような半導体装置
では、ノード電極用のコンタクトホールは、コンタクト
径が小さくなりアスペクト比が増大する。そこで、プラ
グを埋め込んだスタック構造とすることで、アスペクト
比を緩和している。しかし、このようにすると、上述し
たように、コンタクトホールに埋め込んだポリシリコン
をエッチバックしたときにプラグロスが発生するため、
それに起因した、平坦性の悪化や、ビット線の残渣によ
るショート等が懸念される。
では、ノード電極用のコンタクトホールは、コンタクト
径が小さくなりアスペクト比が増大する。そこで、プラ
グを埋め込んだスタック構造とすることで、アスペクト
比を緩和している。しかし、このようにすると、上述し
たように、コンタクトホールに埋め込んだポリシリコン
をエッチバックしたときにプラグロスが発生するため、
それに起因した、平坦性の悪化や、ビット線の残渣によ
るショート等が懸念される。
【００１６】本発明は、以上のような従来の実情に鑑み
て提案されたものであり、クラックの発生が無く、平坦
性が維持でき、ビット線等を良好に形成することが可能
な半導体装置の製造方法を提供することを目的としてい
る。
て提案されたものであり、クラックの発生が無く、平坦
性が維持でき、ビット線等を良好に形成することが可能
な半導体装置の製造方法を提供することを目的としてい
る。
【００１７】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上に電極を形成する工程と、
上記電極を覆うように層間絶縁膜を形成する工程と、上
記層間絶縁膜をリフローする工程と、上記リフローがな
された層間絶縁膜にコンタクトホールを形成する工程
と、上記コンタクトホールに導電体を埋め込む工程と、
上記コンタクトホールに埋め込まれた導電体と共に上記
層間絶縁膜を研磨して表面を平坦化する工程とを有する
ことを特徴とする。
の製造方法は、半導体基板上に電極を形成する工程と、
上記電極を覆うように層間絶縁膜を形成する工程と、上
記層間絶縁膜をリフローする工程と、上記リフローがな
された層間絶縁膜にコンタクトホールを形成する工程
と、上記コンタクトホールに導電体を埋め込む工程と、
上記コンタクトホールに埋め込まれた導電体と共に上記
層間絶縁膜を研磨して表面を平坦化する工程とを有する
ことを特徴とする。
【００１８】この半導体装置の製造方法において、上記
層間絶縁膜を形成する工程は、埋め込み特性に優れた第
１の層間絶縁膜を形成する工程と、上記第１の層間絶縁
膜上にリフローが可能な第２の層間絶縁膜を形成する工
程とを有することが好ましい。また、上記層間絶縁膜の
リフローは、Ｏ2及びＨ2を含む雰囲気中で行うことが好
ましい。
層間絶縁膜を形成する工程は、埋め込み特性に優れた第
１の層間絶縁膜を形成する工程と、上記第１の層間絶縁
膜上にリフローが可能な第２の層間絶縁膜を形成する工
程とを有することが好ましい。また、上記層間絶縁膜の
リフローは、Ｏ2及びＨ2を含む雰囲気中で行うことが好
ましい。
【００１９】を特徴とする請求項１記載の半導体装置の
製造方法。
製造方法。
【００２０】以上のような半導体装置の製造方法では、
コンタクトホールに導電体を埋め込んだ後に、コンタク
トホールに埋め込まれた導電体と共に層間絶縁膜を研磨
するので、層間絶縁膜上にビット線等を形成する前に、
表面が十分に平坦化される。
コンタクトホールに導電体を埋め込んだ後に、コンタク
トホールに埋め込まれた導電体と共に層間絶縁膜を研磨
するので、層間絶縁膜上にビット線等を形成する前に、
表面が十分に平坦化される。
【００２１】
【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について詳細に説明する。なお、本実施の形
態では、シリンダー型のキャパシタを有するＤＲＡＭの
製造に本発明を適用した場合について、図１乃至図８を
参照しながら詳細に説明する。ただし、以下の説明で
は、ＤＲＡＭの製造に本発明を適用した例を挙げるが、
本発明はＤＲＡＭに限らず、ＳＲＡＭ（Static Random
Access Memory）や、ＤＲＡＭ混載ＡＳＩＣ（Applicati
on Specific Integrated Circuit）等を製造する際にも
適用できることは言うまでもない。
実施の形態について詳細に説明する。なお、本実施の形
態では、シリンダー型のキャパシタを有するＤＲＡＭの
製造に本発明を適用した場合について、図１乃至図８を
参照しながら詳細に説明する。ただし、以下の説明で
は、ＤＲＡＭの製造に本発明を適用した例を挙げるが、
本発明はＤＲＡＭに限らず、ＳＲＡＭ（Static Random
Access Memory）や、ＤＲＡＭ混載ＡＳＩＣ（Applicati
on Specific Integrated Circuit）等を製造する際にも
適用できることは言うまでもない。
【００２２】本実施の形態では、図１に示すように、先
ず、ｐ型Ｓｉ基板１上に形成されたｎ型ウェル２上に、
ＬＯＣＯＳ（Local Oxidation of Silicon）法によりフ
ィールド酸化膜３を形成して素子分離を行った上で、ｎ
ＭＯＳ形成領域にイオン注入を行いｐ型ウェル４を形成
し、その後、パイロジェニック酸化を行い、活性領域の
表面に厚さ５〜１０ｎｍ程度のゲート酸化膜を形成す
る。
ず、ｐ型Ｓｉ基板１上に形成されたｎ型ウェル２上に、
ＬＯＣＯＳ（Local Oxidation of Silicon）法によりフ
ィールド酸化膜３を形成して素子分離を行った上で、ｎ
ＭＯＳ形成領域にイオン注入を行いｐ型ウェル４を形成
し、その後、パイロジェニック酸化を行い、活性領域の
表面に厚さ５〜１０ｎｍ程度のゲート酸化膜を形成す
る。
【００２３】次に、減圧ＣＶＤ（Chemical Vapor Depos
ition）により、ゲート酸化膜上にポリシリコン膜５を
堆積させ、更にポリシリコン膜５上にＷＳｉx膜６を堆
積させる。その後、フォトリソグラフィ技術及びドライ
エッチング技術を用いてゲート電極加工を行い、ポリシ
リコン膜５及びＷＳｉx膜６を所定の形状にパターニン
グして、ゲート電極７を形成する。
ition）により、ゲート酸化膜上にポリシリコン膜５を
堆積させ、更にポリシリコン膜５上にＷＳｉx膜６を堆
積させる。その後、フォトリソグラフィ技術及びドライ
エッチング技術を用いてゲート電極加工を行い、ポリシ
リコン膜５及びＷＳｉx膜６を所定の形状にパターニン
グして、ゲート電極７を形成する。
【００２４】次に、ＴＥＯＳ（テトラエトキシシラン）
を原料ガスとした減圧ＣＶＤにより、ＮＳＧ（Non Dope
d Silicate Glass）膜を１０ｎｍ程度堆積させた上で、
フォトレジストによりｎＭＯＳ形成領域をマスクして、
ｐＭＯＳ形成領域にイオン注入を行う。これにより、ｐ
ＭＯＳ形成領域の活性領域にｐ型のＬＤＤ領域が形成さ
れる。次いで、フォトレジストによりｐＭＯＳ形成領域
をマスクして、ｎＭＯＳ形成領域にイオン注入を行う。
これにより、ｎＭＯＳ形成領域の活性領域にｎ型のＬＤ
Ｄ領域が形成される。
を原料ガスとした減圧ＣＶＤにより、ＮＳＧ（Non Dope
d Silicate Glass）膜を１０ｎｍ程度堆積させた上で、
フォトレジストによりｎＭＯＳ形成領域をマスクして、
ｐＭＯＳ形成領域にイオン注入を行う。これにより、ｐ
ＭＯＳ形成領域の活性領域にｐ型のＬＤＤ領域が形成さ
れる。次いで、フォトレジストによりｐＭＯＳ形成領域
をマスクして、ｎＭＯＳ形成領域にイオン注入を行う。
これにより、ｎＭＯＳ形成領域の活性領域にｎ型のＬＤ
Ｄ領域が形成される。
【００２５】次に、減圧ＣＶＤにより、Ｓｉ3Ｎ4膜８を
５０ｎｍ程度堆積させ、更にＳｉＯx膜を１５０ｎｍ程
度堆積させた上で、マグネトロン又は平行平板タイプの
反応性イオンエッチング等により、異方的にエッチバッ
クを行い、所定の幅のサイドウォール９を形成する。な
お、図１は、ここまでの工程が終了した状態を示してい
る。
５０ｎｍ程度堆積させ、更にＳｉＯx膜を１５０ｎｍ程
度堆積させた上で、マグネトロン又は平行平板タイプの
反応性イオンエッチング等により、異方的にエッチバッ
クを行い、所定の幅のサイドウォール９を形成する。な
お、図１は、ここまでの工程が終了した状態を示してい
る。
【００２６】次に、図２に示すように、Ｏ3−ＴＥＯＳ
を原料ガスとした常圧ＣＶＤにより、ＮＳＧ膜１０を３
５０〜６００ｎｍ程度堆積させ、更に、Ｏ3−ＴＥＯＳ
を原料ガスとした常圧ＣＶＤにより、ＢＰＳＧ（Boron-
Phospho Silicate Glass）膜１１を１５０〜３５０ｎｍ
程度堆積させる。その後、パイロ比（Ｏ2／Ｈ2）を１．
０〜１．８程度とした雰囲気中で、８００〜９００℃の
温度にて、５〜３０分程度リフローし、局所的な段差を
低減する。
を原料ガスとした常圧ＣＶＤにより、ＮＳＧ膜１０を３
５０〜６００ｎｍ程度堆積させ、更に、Ｏ3−ＴＥＯＳ
を原料ガスとした常圧ＣＶＤにより、ＢＰＳＧ（Boron-
Phospho Silicate Glass）膜１１を１５０〜３５０ｎｍ
程度堆積させる。その後、パイロ比（Ｏ2／Ｈ2）を１．
０〜１．８程度とした雰囲気中で、８００〜９００℃の
温度にて、５〜３０分程度リフローし、局所的な段差を
低減する。
【００２７】次に、図３に示すように、減圧ＣＶＤによ
り、マスク用のポリシリコン膜１２を３００ｎｍ程度堆
積させ、その後、ポリシリコン膜１２の上に、所定のコ
ンタクトホール形状に対応したフォトレジスト１３を形
成する。
り、マスク用のポリシリコン膜１２を３００ｎｍ程度堆
積させ、その後、ポリシリコン膜１２の上に、所定のコ
ンタクトホール形状に対応したフォトレジスト１３を形
成する。
【００２８】次に、図４に示すように、フォトレジスト
をマスクとして、Ｃｌ2系ガスを用いたマイクロ波励起
反応性イオンエッチング装置によって、ポリシリコン膜
１２に開口部を形成し、更に、開口部が形成されたポリ
シリコン膜１２をマスクとして、マグネトロン型反応性
イオンエッチング装置によって、ＢＰＳＧ膜１１及びＮ
ＳＧ膜１０に開口部を形成する。次に、減圧ＣＶＤによ
りポリシリコン膜を１２０ｎｍ程度堆積させた上で、マ
イクロ波励起反応性イオンエッチング装置等により異方
的にエッチバックを行い、シュリンク用のサイドウォー
ル１４を形成する。その後、サイドウォール１４が形成
された開口部をマスクとして、更にマグネトロン型反応
性イオンビームエッチング装置によってエッチングす
る。これにより、コンタクトホール１５が形成される。
をマスクとして、Ｃｌ2系ガスを用いたマイクロ波励起
反応性イオンエッチング装置によって、ポリシリコン膜
１２に開口部を形成し、更に、開口部が形成されたポリ
シリコン膜１２をマスクとして、マグネトロン型反応性
イオンエッチング装置によって、ＢＰＳＧ膜１１及びＮ
ＳＧ膜１０に開口部を形成する。次に、減圧ＣＶＤによ
りポリシリコン膜を１２０ｎｍ程度堆積させた上で、マ
イクロ波励起反応性イオンエッチング装置等により異方
的にエッチバックを行い、シュリンク用のサイドウォー
ル１４を形成する。その後、サイドウォール１４が形成
された開口部をマスクとして、更にマグネトロン型反応
性イオンビームエッチング装置によってエッチングす
る。これにより、コンタクトホール１５が形成される。
【００２９】次に、図５に示すように、減圧ＣＶＤによ
りＰＤＡＳ（Phospho Doped Amorphous Silicon）膜１
６を堆積させてプラグ埋め込みを行い、その後、当該Ｐ
ＤＡＳ膜１６をエッチバックすることにより、コンタク
トホール１５に埋め込まれたプラグが形成される。な
お、本発明を適用する際は次工程において表面を研磨す
るので、ＰＤＡＳ膜１６のエッチバックでは、オーバー
エッチングする必要はない。
りＰＤＡＳ（Phospho Doped Amorphous Silicon）膜１
６を堆積させてプラグ埋め込みを行い、その後、当該Ｐ
ＤＡＳ膜１６をエッチバックすることにより、コンタク
トホール１５に埋め込まれたプラグが形成される。な
お、本発明を適用する際は次工程において表面を研磨す
るので、ＰＤＡＳ膜１６のエッチバックでは、オーバー
エッチングする必要はない。
【００３０】次に、図６に示すように、化学機械研磨
（ＣＭＰ）によって、ＢＰＳＧ膜１１の膜厚以上の研磨
を行い、層間絶縁膜を所望の膜厚とする。すなわち、化
学機械研磨により、層間絶縁膜と、コンタクトホール１
５に埋め込まれたプラグ１７とを同時に研磨して、層間
絶縁膜を所望の膜厚とする。ここで、化学機械研磨は、
例えば、圧力を４６０ｇ／ｃｍ2、ウェーハ回転数を２
０ｒｐｍとし、ｐＨが１０．５のスラリーを３００ｃｃ
／ｍｉｎにて供給しながら行う。このような化学機械研
磨により、局所的な段差が除去され、表面の平坦性及び
ポリシリコンプラグのロスが大幅に改善される。
（ＣＭＰ）によって、ＢＰＳＧ膜１１の膜厚以上の研磨
を行い、層間絶縁膜を所望の膜厚とする。すなわち、化
学機械研磨により、層間絶縁膜と、コンタクトホール１
５に埋め込まれたプラグ１７とを同時に研磨して、層間
絶縁膜を所望の膜厚とする。ここで、化学機械研磨は、
例えば、圧力を４６０ｇ／ｃｍ2、ウェーハ回転数を２
０ｒｐｍとし、ｐＨが１０．５のスラリーを３００ｃｃ
／ｍｉｎにて供給しながら行う。このような化学機械研
磨により、局所的な段差が除去され、表面の平坦性及び
ポリシリコンプラグのロスが大幅に改善される。
【００３１】次に、図７に示すように、ＴＥＯＳを原料
ガスとした減圧ＣＶＤにより、ＮＳＧ膜１８を５０ｎｍ
程度堆積させる。その後、ＮＳＧ膜１８の上にビット線
用のコンタクトホールに対応したフォトレジストを形成
し、当該フォトレジストをマスクとして、マグネトロン
型反応性イオンエッチング装置によりＮＳＧ膜１８をエ
ッチングして、コンタクトホールを形成する。
ガスとした減圧ＣＶＤにより、ＮＳＧ膜１８を５０ｎｍ
程度堆積させる。その後、ＮＳＧ膜１８の上にビット線
用のコンタクトホールに対応したフォトレジストを形成
し、当該フォトレジストをマスクとして、マグネトロン
型反応性イオンエッチング装置によりＮＳＧ膜１８をエ
ッチングして、コンタクトホールを形成する。
【００３２】次に、減圧ＣＶＤにより、ポリシリコン膜
１９を堆積させ、更にポリシリコン膜１９の上にＷＳｉ
x膜２０を堆積させる。その後、フォトリソグラフィ技
術及びドライエッチング技術を用いてビット線加工を行
い、当該ポリシリコン膜１９及びＷＳｉx膜２０を所定
の形状にパターニングして、プラグ１７に接続されたビ
ット線２１を形成する。
１９を堆積させ、更にポリシリコン膜１９の上にＷＳｉ
x膜２０を堆積させる。その後、フォトリソグラフィ技
術及びドライエッチング技術を用いてビット線加工を行
い、当該ポリシリコン膜１９及びＷＳｉx膜２０を所定
の形状にパターニングして、プラグ１７に接続されたビ
ット線２１を形成する。
【００３３】次に、減圧ＣＶＤによりＳｉ3Ｎ4膜２２を
３０ｎｍ程度堆積させた後、Ｏ3−ＴＥＯＳを原料ガス
とした常圧ＣＶＤにより、ＮＳＧ膜２３を３５０ｎｍ程
度堆積させ、更に、Ｏ3−ＴＥＯＳを原料ガスとした常
圧ＣＶＤにより、ＢＰＳＧ膜２４を１５０〜３５０ｎｍ
程度堆積させる。その後、パイロ比（Ｏ2／Ｈ2）を１．
０〜１．８程度とした雰囲気中で、８００〜９００℃の
温度にて、５〜３０分程度リフローし、局所的な段差を
低減する。その後、ＢＰＳＧ膜１１等を研磨したときと
同様に、層間絶縁膜が所望の膜厚となるまで化学機械研
磨を行う。これにより、局所的な段差が除去され、ビッ
ト線２１の上の平坦性が大幅に改善される。その後、平
坦化された表面上に、減圧ＣＶＤによって耐ＨＦ膜とし
て機能するＳｉ3Ｎ4膜２５を５０ｎｍ程度堆積させる。
図７は、ここまでの工程が終了した状態を示している。
３０ｎｍ程度堆積させた後、Ｏ3−ＴＥＯＳを原料ガス
とした常圧ＣＶＤにより、ＮＳＧ膜２３を３５０ｎｍ程
度堆積させ、更に、Ｏ3−ＴＥＯＳを原料ガスとした常
圧ＣＶＤにより、ＢＰＳＧ膜２４を１５０〜３５０ｎｍ
程度堆積させる。その後、パイロ比（Ｏ2／Ｈ2）を１．
０〜１．８程度とした雰囲気中で、８００〜９００℃の
温度にて、５〜３０分程度リフローし、局所的な段差を
低減する。その後、ＢＰＳＧ膜１１等を研磨したときと
同様に、層間絶縁膜が所望の膜厚となるまで化学機械研
磨を行う。これにより、局所的な段差が除去され、ビッ
ト線２１の上の平坦性が大幅に改善される。その後、平
坦化された表面上に、減圧ＣＶＤによって耐ＨＦ膜とし
て機能するＳｉ3Ｎ4膜２５を５０ｎｍ程度堆積させる。
図７は、ここまでの工程が終了した状態を示している。
【００３４】次に、フォトレジストをマスクとして、マ
グネトロン型反応性イオンビームエッチング装置によっ
てコンタクトホールを形成し、その後、減圧ＣＶＤによ
ってＰＤＡＳ膜を堆積させてプラグ埋め込みを行い、そ
の後、当該ＰＤＡＳ膜をエッチバックする。これによ
り、図８に示すように、コンタクトホールに埋め込まれ
たプラグ２６が形成される。なお、前段で挙げた化学機
械研磨は、このようにプラグ２６を形成した後に行うよ
うにしてもよい。
グネトロン型反応性イオンビームエッチング装置によっ
てコンタクトホールを形成し、その後、減圧ＣＶＤによ
ってＰＤＡＳ膜を堆積させてプラグ埋め込みを行い、そ
の後、当該ＰＤＡＳ膜をエッチバックする。これによ
り、図８に示すように、コンタクトホールに埋め込まれ
たプラグ２６が形成される。なお、前段で挙げた化学機
械研磨は、このようにプラグ２６を形成した後に行うよ
うにしてもよい。
【００３５】その後、プラグ２６の上にノード電極／誘
電体膜／プレート電極からなるシリンダー型のキャパシ
タ２７を形成する。
電体膜／プレート電極からなるシリンダー型のキャパシ
タ２７を形成する。
【００３６】次に、Ｏ3−ＴＥＯＳを原料ガスとしたプ
ラズマＣＶＤにより、ＮＳＧ膜２８を堆積させ、その
後、ＮＳＧ膜２８の表面を機械研磨又は化学機械研磨等
により平坦化する。その後、ＮＳＧ膜２８の上に所定の
コンタクトホールに対応したフォトレジストを形成し、
当該フォトレジストをマスクとして、マグネトロン型反
応性イオンビームエッチング装置によりＮＳＧ膜２８を
エッチングして、コンタクトホールを形成する。
ラズマＣＶＤにより、ＮＳＧ膜２８を堆積させ、その
後、ＮＳＧ膜２８の表面を機械研磨又は化学機械研磨等
により平坦化する。その後、ＮＳＧ膜２８の上に所定の
コンタクトホールに対応したフォトレジストを形成し、
当該フォトレジストをマスクとして、マグネトロン型反
応性イオンビームエッチング装置によりＮＳＧ膜２８を
エッチングして、コンタクトホールを形成する。
【００３７】その後、補償イオンの注入、アニール処
理、ＴｉＮ／Ｔｉからなるバリアーメタルの形成等の工
程を行った上で、Ｗ膜を堆積させてプラグ埋め込みを行
い、その後、当該Ｗ膜をエッチバックする。これによ
り、コンタクトホールに埋め込まれたプラグ２９が形成
される。そして、最後に、所定のパターンのＡｌ配線３
０を形成する。以上の工程により、図８に示すようなＤ
ＲＡＭが作製される。
理、ＴｉＮ／Ｔｉからなるバリアーメタルの形成等の工
程を行った上で、Ｗ膜を堆積させてプラグ埋め込みを行
い、その後、当該Ｗ膜をエッチバックする。これによ
り、コンタクトホールに埋め込まれたプラグ２９が形成
される。そして、最後に、所定のパターンのＡｌ配線３
０を形成する。以上の工程により、図８に示すようなＤ
ＲＡＭが作製される。
【００３８】
【発明の効果】以上の説明から明らかなように、本発明
に係る半導体装置の製造方法では、コンタクトホールに
導電体を埋め込んだ後に、コンタクトホールに埋め込ま
れた導電体と共に層間絶縁膜を研磨するので、ビット線
等を形成する前に、表面が十分に平坦化される。しか
も、研磨によって十分に平坦化されるので、平坦化のた
めの熱処理を行う必要が無くなり、熱処理工程を最小限
に抑えられる。したがって、クラックの発生が無く、平
坦性が維持でき、ビット線等を良好に形成することがで
きる。そして、本発明をＤＲＡＭの製造に適用した場合
には、２５６メガビットを越えるような大容量のＤＲＡ
Ｍの製造が可能となる。
に係る半導体装置の製造方法では、コンタクトホールに
導電体を埋め込んだ後に、コンタクトホールに埋め込ま
れた導電体と共に層間絶縁膜を研磨するので、ビット線
等を形成する前に、表面が十分に平坦化される。しか
も、研磨によって十分に平坦化されるので、平坦化のた
めの熱処理を行う必要が無くなり、熱処理工程を最小限
に抑えられる。したがって、クラックの発生が無く、平
坦性が維持でき、ビット線等を良好に形成することがで
きる。そして、本発明をＤＲＡＭの製造に適用した場合
には、２５６メガビットを越えるような大容量のＤＲＡ
Ｍの製造が可能となる。
【図１】本発明を適用したＤＲＡＭ製造工程の一例を順
次示す図であり、ゲート電極等を形成した状態を示す断
面図である。
次示す図であり、ゲート電極等を形成した状態を示す断
面図である。
【図２】本発明を適用したＤＲＡＭ製造工程の一例を順
次示す図であり、ＮＳＧ膜及びＢＰＳＧ膜を形成した状
態を示す断面図である。
次示す図であり、ＮＳＧ膜及びＢＰＳＧ膜を形成した状
態を示す断面図である。
【図３】本発明を適用したＤＲＡＭ製造工程の一例を順
次示す図であり、ポリシリコン膜及びフォトレジストを
形成した状態を示す断面図である。
次示す図であり、ポリシリコン膜及びフォトレジストを
形成した状態を示す断面図である。
【図４】本発明を適用したＤＲＡＭ製造工程の一例を順
次示す図であり、コンタクトホールを形成した状態を示
す断面図である。
次示す図であり、コンタクトホールを形成した状態を示
す断面図である。
【図５】本発明を適用したＤＲＡＭ製造工程の一例を順
次示す図であり、コンタクトホールにプラグを埋め込ん
だ状態を示す断面図である。
次示す図であり、コンタクトホールにプラグを埋め込ん
だ状態を示す断面図である。
【図６】本発明を適用したＤＲＡＭ製造工程の一例を順
次示す図であり、化学機械研磨を行った状態を示す断面
図である。
次示す図であり、化学機械研磨を行った状態を示す断面
図である。
【図７】本発明を適用したＤＲＡＭ製造工程の一例を順
次示す図であり、ビット線等を形成した状態を示す断面
図である。
次示す図であり、ビット線等を形成した状態を示す断面
図である。
【図８】本発明を適用したＤＲＡＭ製造工程の一例を順
次示す図であり、キャパシタ及びＡｌ配線等を形成した
状態を示す断面図である。
次示す図であり、キャパシタ及びＡｌ配線等を形成した
状態を示す断面図である。
【図９】従来のＤＲＡＭ製造工程を順次示す図であり、
ゲート電極等を形成した状態を示す断面図である。
ゲート電極等を形成した状態を示す断面図である。
【図１０】従来のＤＲＡＭ製造工程を順次示す図であ
り、層間絶縁膜上にポリシリコン膜及びフォトレジスト
を形成した状態を示す断面図である。
り、層間絶縁膜上にポリシリコン膜及びフォトレジスト
を形成した状態を示す断面図である。
【図１１】従来のＤＲＡＭ製造工程を順次示す図であ
り、コンタクトホールを形成した状態を示す断面図であ
る。
り、コンタクトホールを形成した状態を示す断面図であ
る。
【図１２】従来のＤＲＡＭ製造工程を順次示す図であ
り、プラグ埋め込みを行うためにポリシリコン膜を堆積
させた状態を示す断面図である。
り、プラグ埋め込みを行うためにポリシリコン膜を堆積
させた状態を示す断面図である。
【図１３】従来のＤＲＡＭ製造工程を順次示す図であ
り、コンタクトホールにプラグを埋め込んだ状態を示す
断面図である。
り、コンタクトホールにプラグを埋め込んだ状態を示す
断面図である。
【図１４】従来のＤＲＡＭ製造工程を順次示す図であ
り、ビット線形成用のフォトレジストを形成した状態を
示す断面図である。
り、ビット線形成用のフォトレジストを形成した状態を
示す断面図である。
【図１５】従来のＤＲＡＭ製造工程を順次示す図であ
り、ビット線及び層間絶縁膜を形成した状態を示す断面
図である。
り、ビット線及び層間絶縁膜を形成した状態を示す断面
図である。
１ ｐ型Ｓｉ基板、 ２ ｎ型ウェル２、 ３ フィー
ルド酸化膜、 ４ ｐ型ウェル、 ５ ポリシリコン
膜、 ６ ＷＳｉx膜、 ７ ゲート電極、 ８Ｓｉ3Ｎ
4膜、 ９ サイドウォール、 １０ ＮＳＧ膜、 １
１ ＢＰＳＧ膜、 １２ ポリシリコン膜、 １３ フ
ォトレジスト、 １４ サイドウォール、 １５ コン
タクトホール、 １６ ＰＤＡＳ膜、 １７ プラグ、
１８ＮＳＧ膜、 １９ ポリシリコン膜、 ２０ Ｗ
Ｓｉx膜、 ２１ ビット線、２２ Ｓｉ3Ｎ4膜、 ２
３ ＮＳＧ膜、 ２４ ＢＰＳＧ膜２４、 ２５ Ｓｉ
3Ｎ4膜、 ２６ プラグ、 ２７ キャパシタ、 ２８
ＮＳＧ膜、 ２９プラグ、 ３０ Ａｌ配線
ルド酸化膜、 ４ ｐ型ウェル、 ５ ポリシリコン
膜、 ６ ＷＳｉx膜、 ７ ゲート電極、 ８Ｓｉ3Ｎ
4膜、 ９ サイドウォール、 １０ ＮＳＧ膜、 １
１ ＢＰＳＧ膜、 １２ ポリシリコン膜、 １３ フ
ォトレジスト、 １４ サイドウォール、 １５ コン
タクトホール、 １６ ＰＤＡＳ膜、 １７ プラグ、
１８ＮＳＧ膜、 １９ ポリシリコン膜、 ２０ Ｗ
Ｓｉx膜、 ２１ ビット線、２２ Ｓｉ3Ｎ4膜、 ２
３ ＮＳＧ膜、 ２４ ＢＰＳＧ膜２４、 ２５ Ｓｉ
3Ｎ4膜、 ２６ プラグ、 ２７ キャパシタ、 ２８
ＮＳＧ膜、 ２９プラグ、 ３０ Ａｌ配線
Claims (3)
- 【請求項１】 半導体基板上に電極を形成する工程と、 上記電極を覆うように層間絶縁膜を形成する工程と、 上記層間絶縁膜をリフローする工程と、 上記リフローがなされた層間絶縁膜にコンタクトホール
を形成する工程と、 上記コンタクトホールに導電体を埋め込む工程と、 上記コンタクトホールに埋め込まれた導電体と共に上記
層間絶縁膜を研磨して表面を平坦化する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記層間絶縁膜を形成する工程が、 埋め込み特性に優れた第１の層間絶縁膜を形成する工程
と、 上記第１の層間絶縁膜上にリフローが可能な第２の層間
絶縁膜を形成する工程と、 を有することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 上記層間絶縁膜のリフローを、Ｏ2及び
Ｈ2を含む雰囲気中で行うことを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9027059A JPH10223859A (ja) | 1997-02-10 | 1997-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9027059A JPH10223859A (ja) | 1997-02-10 | 1997-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223859A true JPH10223859A (ja) | 1998-08-21 |
Family
ID=12210503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9027059A Withdrawn JPH10223859A (ja) | 1997-02-10 | 1997-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10223859A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306259B1 (ko) * | 1998-10-29 | 2001-11-02 | 니시가키 코지 | 반도체 기억장치 및 그 제조방법 |
| US6514876B1 (en) | 1999-09-07 | 2003-02-04 | Steag Rtp Systems, Inc. | Pre-metal dielectric rapid thermal processing for sub-micron technology |
| KR100630533B1 (ko) * | 2000-12-20 | 2006-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1997
- 1997-02-10 JP JP9027059A patent/JPH10223859A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306259B1 (ko) * | 1998-10-29 | 2001-11-02 | 니시가키 코지 | 반도체 기억장치 및 그 제조방법 |
| US6514876B1 (en) | 1999-09-07 | 2003-02-04 | Steag Rtp Systems, Inc. | Pre-metal dielectric rapid thermal processing for sub-micron technology |
| KR100630533B1 (ko) * | 2000-12-20 | 2006-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |