KR100474593B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 정전 용량(capacitor)을 확보할 수 있는 실린더 구조의 반도체 소자의 캐패시터 제조방법에 관해 개시한 것으로서, 반도체 기판 상에 상기 기판의 일정영역을 노출시키는 개구부를 가진 층간절연막을 형성하는 단계와, 개구부를 매립시키는 도전 플러그를 형성하는 단계와, 도전플러그를 포함한 층간절연막 전면에 캡옥사이드막을 형성하는 단계와, 포토리소그라피 공정에 의해 캡옥사이드막을 식각하여 캐패시터의 하부 전극 구조를 형성하는 단계와, 하부 전극 구조 전면에 실리콘 질화막을 형성하는 단계와, 실리콘 질화막을 식각하여 하부 전극 구조의 내벽에 잔류시키는 단계와, 잔류된 실리콘 질화막 및 상기 하부 전극 구조 전면에 하부 전극용 다결정 실리콘막을 형성하고 나서, 다결정 실리콘막 상부에 포토 레지스트를 코팅하는 단계와, 포토 레지스트 및 다결정 실리콘막을 식각하여 층간절연막 상단 부분을 노출시키는 단계와, 잔류된 포토 레지스트 및 캡옥사이드막을 차례로 제거하여 캐패시터의 하부 전극 패턴을 형성하는 단계와, 하부 전극 패턴 표면에 HSG처리하여 내측벽에 HSG를 가진 캐패시터의 하부 전극을 형성하는 단계와, 캐패시터의 하부 전극을 덮는 유전막 및 상부 전극용 다결정 실리콘막을 차례로 형성하는 단계를 포함한다.

Description

반도체 소자의 캐패시터 제조방법{METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히, 정전 용량(capacitor)을 확보할 수 있는 실린더 구조의 반도체 소자의 캐패시터의 제조방법에 관한 것이다.

최근 반도체 제조 기술의 발달과 더불어, 메모리 소자의 수요가 급증하고 있다. 데이터 저장 수단으로 이용되는 커패시터는 전극의 면적과 전극간의 거리와 전극 사이에 삽입되는 유전막의 유전율에 따라 그 정전용량이 달라진다.

그런데, 반도체 장치가 고집적화됨에 따라 반도체 장치에서 커패시터 형성영역이 줄어들고 그 결과 커패시터의 전극면적이 작아져서 커패시터의 정전용량이 감소된다. 이러한 캐패시터 제조 방법은 일반적으로, 콘택홀이 구비된 층간 절연막이 형성된 반도체 기판이 제공된다. 상기 콘택홀 내부에 폴리 실리콘막을 증착한 후 에치 백하여 플러그 폴리 실리콘막을 형성한다. 그런 다음 상기 플러그 폴리 실리콘막 상부에 식각 배리어막으로 PE-Nitride막을 증착하고, 캡 옥사이드막으로 습식식각 속도가 비교적 빠른 PSG막을 증착한다. 그리고 나서, 캡 옥사이드막을 식각하여 캐패시터를 제조하기 위한 기본 하부 전극 구조를 형성한다. 이 때, 상기 식각 배리어 질화막은 캡 옥사이드 식각시에 건식식각 배리어로, 캡 옥사이드막을 딥 아웃시에는 습식 식각 배리어로 작용하는데, 식각 선택비의 확보를 위해 적어도 200Å 이상의 충분한 두께를 갖는 식각 배리어가 필요하다. 그러나 식각 선택비 확보를 위해 식각 배리어 두께를 두껍게 하면 반도체 기판 상에서 스트레스를 받아 크랙(Crack)이 발생한다. 한편, 크랙이 발생하지 않도록 질화막을 얇은 두께로 형성하면, 상기 캡 옥사이드막을 건식식각을 수행하면 선택비 부족에 의해 질화막이 어텍을 받고, 후속 질화막 식각시 하부의 층간 절연막까지 식각되어 누설 전류원이 되어 캐패시터의 리프레쉬 특성이 저하된다.

이에 따라, 종래에는 도 1a에 도시된 바와같이, 반도체 기판(1) 상에 콘택홀(2a)을 구비한 층간 절연막(2)을 형성한다. 그런다음, 상기 콘택홀(2a)을 매립시키는 도전 플러그(3)를 형성하고, 상기 결과물 전면에 식각 배리어막(4)과 PSG막을 이용하여 캡옥사이드막(5)을 차례로 형성한다. 이어서, 캐패시터 영역을 한정하는 감광막 패턴(도시되지 않음)을 형성하고 상기 층간 절연막(2)이 노출되도록 감광막 패턴을 식각 장벽으로 하여 캡 옥사이드막을 식각하여 캐패시터를 제조하기 위한 기본 하부 전극 구조를 형성한다.

도 1b를 참조하면, 상기 결과물 전면 상에 하부 전극용 다결정 실리콘막(6) 을 형성한다. 그런다음, 기판 전면에 포토레지스트막(8)을 전면에 코팅하여 실린더 구조의 내부를 매립시킨다.

그 다음, 도 1c를 참조하면, 층간절연막(2)의 상단이 노출될때까지 포토레지스트막(8)을 화학적-기계적 연마(CMP:Chemical Mechnical Polishing)한 후, 상기 포토레지스트막(8)을 습식식각을 수행한다.

이 후, 도 1d를 참조하면, 상기 캐패시터의 하부 전극 패턴(6a)의 안쪽 및 바깥쪽 모두를 사용하기 위해 캡옥사이드막(5)을 딥 아웃함으로써, 원통형 실린더 구조의 캐패시터 하부 전극 패턴을 형성한다.

이어, 도 1e를 참조하면, 원통형 실린더 구조의 캐패시터 하부 전극 패턴(6a) 표면에 HSG(Hemi-Spherical Grain)를 형성하여 하부 전극(7) 형성을 완료하고 나서, 도 1f에 도시된 바와 같이, 하부 전극(7)을 덮는 유전막(9) 및 상부 전극용 다결정 실리콘막(11)을 차례로 형성하여 캐패시터 제조를 완료한다.

그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 제조방법은 소자의 단위면적이 감소함에 따라 실린더와 실린더 사이의 공간이 매우 작아지게 된다. 따라서, 이와 같이 좁은 공간을 갖는 실린더 구조에서 HSG를 포함한 하부 전극을 형성하는 경우 인접하는 실린더와 접촉되는 문제점이 있었다.

이러한 문제점을 해결하기 위해 도 1c에서 캡옥사이드막(5)을 제거하지 않고 실린더 내부를 하부 전극으로 이용하는 컨케이브 구조가 사용된다.(미도시)

그러나, 이러한 컨케이브 구조는 캐패시터의 하부 전극의 안쪽만을 사용하기 때문에 캐패시터의 하부 전극의 안쪽 및 바깥쪽 모두를 사용하는 실린더 구조와 비교할 때 캐패시터 면적이 대략 50% 정도 축소하게 됨에 따라, 정전 용량이 감소되는 문제점이 있었다.

이에 따라, 본 발명은 상기와 같은 문제점을 해결하기위해 안출된 것으로, 실린더 구조의 캐패시터 하부 전극에 있어서, 인접하는 실린더와 접촉되지 않으면서 정전 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 반도체 소자의 캐패시터 제조 방법은, 반도체 기판 상에 상기 기판의 일정영역을 노출시키는 개구부를 가진 층간절연막을 형성하는 단계와, 개구부를 매립시키는 도전 플러그를 형성하는 단계와, 도전플러그를 포함한 층간절연막 전면에 캡옥사이드막을 형성하는 단계와, 포토리소그라피 공정에 의해 캡옥사이드막을 식각하여 캐패시터의 하부 전극 구조를 형성하는 단계와, 하부 전극 구조 전면에 실리콘 질화막을 형성하는 단계와, 실리콘 질화막을 식각하여 하부 전극 구조의 내벽에 잔류시키는 단계와, 잔류된 실리콘 질화막 및 상기 하부 전극 구조 전면에 하부 전극용 다결정 실리콘막을 형성하고 나서, 다결정 실리콘막 상부에 포토 레지스트를 코팅하는 단계와, 포토 레지스트 및 다결정 실리콘막을 식각하여 층간절연막 상단 부분을 노출시키는 단계와, 잔류된 포토 레지스트 및 캡옥사이드막을 차례로 제거하여 캐패시터의 하부 전극 패턴을 형성하는 단계와, 하부 전극 패턴 표면에 HSG처리하여 내측벽에 HSG를 가진 캐패시터의 하부 전극을 형성하는 단계와, 캐패시터의 하부 전극을 덮는 유전막 및 상부 전극용 다결정 실리콘막을 차례로 형성하는 단계를 포함한 것을 특징으로 한다.

상기 실리콘 질화막은 DCS, MS, NH3, N2 를 소오스 가스로 이용하고 0.1∼760 토르(Torr)의 증착 압력 및 500∼800℃ 증착 온도에서 상압 화학기상증착 또는 저압 화학기상증착 중 어느 하나의 공정에 의해 형성하며, 상기 DCS, MS, NH3, N2 의 소오스 가스는 50∼5000 sccm 의 유량으로 공급한다. 또한, 상기 실리콘 질화막은 10∼100Å 두께로 형성한다.

상기 하부 전극용 다결정 실리콘막은 불순물이 도핑된 다결정질 실리콘의 단일막 및 불순물이 도핑된 다결정 실리콘막/불순물이 도핑되지 않은 다결정 실리콘막의 이중 적층막 중 어느 하나를 이용한다. 상기 이중 적층막은 상기 불순물이 도핑된 다결정 실리콘막을 50∼250Å 두께로 형성하고 나서, 상기 불순물이 도핑되지 않은 다결정 실리콘막은 100∼500Å 두께로 형성한다.

상기 하부 전극용 다결정 실리콘막은 DCS, MS, N2 및 PH3 희석된 MS를 소오스 가스로 이용하고 1E19∼1E21 atoms/cc의 불순물 농도, 0.1∼760 토르(Torr)의 증착 압력 및 400∼700℃ 증착 온도에서 상압 화학기상증착 또는 저압 화학기상증착 중 어느 하나의 공정을 진행하여 형성한다. 또한, 상기 DCS, MS, N 및 PH3 희석된 MS 가스는 50∼5000 sccm 의 유량으로 공급한다.

상기 HSG 형성 공정은 500∼1000℃ 온도에서 SiH6가스를 5∼10sccm으로 공급하고, 100∼500초 동안 어닐한다.

(실시예)

이하, 첨부한 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법에 관한 상세한 설명을 한다.

도 2a 내지 도 2e는 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.

본 발명의 반도체 소자의 캐패시터 제조방법은, 도 2a를 참조하면, 게이트(미도시), 소오스 또는 드레인의 불순물영역(미도시)을 포함하는 트랜지스터가 제조된 반도체 기판(10) 상에 층간절연막(11)을 형성하고 나서, 포토리쏘그라피 공정에 의해 층간절연막(11)을 식각하여 불순물영역을 노출시키는 개구부(11a)를 형성한다.

이어, 개구부(11a)를 포함한 층간절연막(11) 상에 다결정 실리콘 등의 도전막을 형성한 후, 상기 도전막을 에치백하여 개구부(11a)를 매립시키는 도전 플러그(13)를 형성한다.

그런 다음, 도전 플러그(13)를 포함한 층간절연막(11) 상에 실리콘 질화막(12) 및 캡옥사이드막(14)을 차례로 형성한다. 이때, 상기 실리콘 질화막(12)은 이 후의 캡옥사이드막을 식각하는 공정에서 식각정지막으로 사용된다.

이 후, 캐패시터 영역을 한정하는 감광막 패턴(도시되지 않음)을 형성하고 상기 층간 절연막(11)이 노출되도록 감광막 패턴을 식각 장벽으로 하여 캡 옥사이드막(14)을 식각하여 캐패시터를 제조하기 위한 기본 하부 전극 구조를 형성한다.

이어, 도 2b에 도시된 바와 같이, 상기 결과물 전면 상에 화학기상증착 공정에 의해 실리콘 질화막(16)을 10∼100Å 두께로 형성한 후, 도 2c에 도시된 바와 같이, 잔류된 캡옥사이드막(14)이 노출되는 시점까지 상기 실리콘 질화막을 에치백하여 실리콘 질화막 패턴(17)을 형성한다. 이때, 상기 실리콘 질화막 패턴(17)은 가능한 균일하면서 얇게 형성하며, 이 후의 실린더 구조의 캐패시터 하부전극 형성을 위한 식각 공정에서 제거되지 않고 실린더 구조의 외벽에 잔류되어 캐패시터의 유전막으로서의 역할을 한다.

또한, 실리콘 질화막을 형성 공정은, DCS(DiCloroSilane), MS(MonoSilane), NH3, N2 를 소오스 가스로 이용하고 0.1∼760 토르(Torr)의 증착 압력 및 500∼800℃ 증착 온도에서 상압 화학기상증착 또는 저압 화학기상증착 중 어느 하나의 공정에 의해 형성하며, 상기 DCS, MS, NH3, N2 의 소오스 가스는 50∼5000 sccm 의 유량으로 공급한다.

그런 다음, 실리콘 질화막 패턴(17)을 포함한 기판 전면에 하부 전극용 다결정 실리콘막(18)을 100∼1000Å 두께로 형성한다. 이때, 하부 전극용 다결정 실리콘막(18)은 불순물이 도핑된 다결정질 실리콘의 단일막 및 불순물이 도핑된 다결정 실리콘막/불순물이 도핑되지 않은 다결정 실리콘막의 이중 적층막 중 어느 하나를 이용한다. 상기 하부 전극용 다결정 실리콘막(18)으로서 이중 적층 구조를 이용할 경우, 먼저 불순물이 도핑된 다결정 실리콘막을 50∼250Å 두께로 형성하고 나서, 불순물이 도핑되지 않은 다결정 실리콘막은 100∼500Å 두께로 형성한다. 또는, 상기 하부 전극용 다결정 실리콘막(18)으로서 단일 구조를 이용할 경우, 불순물이 도핑된 다결정 실리콘막을 50∼500Å 두께로 형성한다.

상기 하부 전극용 다결정 실리콘막(18) 형성 공정을 구체적으로 알아보면, DCS, MS, N2 및 PH3 희석된 MS를 소오스 가스로 이용하고 1E19∼1E21 atoms/cc의 불순물 농도, 0.1∼760 토르(Torr)의 증착 압력 및 400∼700℃ 증착 온도에서 상압 화학기상증착한다. 한편, 상기 DCS, MS, N 및 PH3 희석된 MS 가스는 50∼5000 sccm 의 유량으로 공급한다.

이 후, 도 2d에 도시된 바와 같이, 상기 하부 전극용 다결정 실리콘막(18) 전면에 포토레지스트막(30)을 코팅하여 실린더 구조의 내부를 매립시킨다.

이어, 도 2e에 도시된 바와 같이, 포토레지스트막을 건식 식각 또는 화학적-기계적 연마하여 다결정 실리콘막을 노출시키고 나서, 상기 기본 하부 전극 구조인 캡옥사이드막(14)의 상단이 노출되는 시점까지 다결정 실리콘막을 건식 식각 또는 화학적-기계적 연마한다. 그리고 나서, 상기 포토레지스트막을 습식 식각하여 제거한다. 이때, 도면부호 19는 상기 화학적-기계적 연마 공정이 완료된 후 잔류된 다결정 실리콘막을 나타낸 것이다.

이 후, 도 2f에 도시된 바와 같이, 상기 캐패시터의 하부 전극(S1)의 안쪽 및 바깥쪽 모두를 사용하기 위해 캡옥사이드막을 딥 아웃함으로써, 원통형 실린더 구조의 캐패시터 하부 전극 패턴(S1)을 형성한다. 이 후, 도면에 도시되지 않았지만, HF 또는 BOE(Buffer Oxide Etchant)습식액을 이용하여 자연산화막 제거 공정을 실시한다.

이 후, 도 2g에 도시된 바와 같이, 원통형 실린더 구조의 캐패시터 하부 전극 패턴 표면에 HSG막을 형성하여 캐패시터 하부 전극(S2)을 형성한다. 상기 HSG 형성 공정은 500∼1000℃ 온도에서 SiH6가스를 5∼10sccm으로 공급하며, 씨딩 시간(seeding time)을 50∼150초로 하고, 100∼500초 동안 어닐 처리한다. 이때, 캐패시터 하부 전극(S2)에서 텅스텐 실리사이드막에는 HSG가 성장하지 않고 실린더 내부의 다결정 실리콘막에만 HSG가 성장하게 됨으로서, 단위 셀 면적이 현저히 작은 초고집적 메모리 소자에서 실린더 구조로 최대의 면적을 확보함과 동시에 캐패시터 사이가 접촉되지 않으면서도 HSG 공정을 진행할 수 있다.

계속해서, 원통형 실린더 구조의 캐패시터 하부 전극(S2) 전면에 유전막(20) 및 상부 전극용 다결정 실리콘막(22)을 차례로 형성하여 캐패시터 제조를 완료한다. 이때, 상기 유전막(20)을 형성한 후, 5시간 내에 캐패시터의 상부 전극용 다결정 실리콘막을 형성해야 한다. 또한, 상기 유전막(20)은 실리콘 질화막을 10∼100Å 두께로 형성하거나, 실리콘 산화막을 600∼1000℃ 온도에서 50∼500Å 두께로 형성한다.

본 발명에 따르면, 원통형 실린더 구조의 캐패시터 하부 전극 패턴 내부에만 HSG를 성장시킴으로써, 단위 셀 면적이 현저히 작은 초고집적 메모리 소자에서 실린더 구조로 최대의 면적을 확보함과 동시에 캐패시터 사이가 접촉되지 않으면서도 HSG 공정을 진행할 수 있다.

이상에서 자세히 살펴본 바와같이, 본 발명은 반도체소자를 구현함에 있어, 정전 용량을 증가시키기 위하여 원통형 실린더 구조의 캐패시터 하부전극 패턴의 내부에만 HSG를 형성함으로써, 기존의 것보다 1.5배 정도의 정전 용량을 증가시킬 수 있으며, 실린더 높이를 25% 감소시킬 수 있다.

따라서, 본 발명에서는 정전 용량을 증가시킬 수 있으므로 실린더 구조의 높이를 감소시키어 공정 마진을 확보할 수 있다.

기타, 본 발명은 요지를 벗어나지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

도 1a 내지 도 1e는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.

도 2a 내지 도 2g는 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.

* 도면의 주요 부분에 대한 부호 설명 *

10. 반도체기판 11. 층간절연막

11a. 개구부 12,16. 실리콘 질화막

13. 도전 플러그 14. 캡옥사이드막

17. 실리콘 질화막 패턴 18, 19. 다결정 실리콘막

30. 포토 레지스트 20. 유전막

S1. 캐패시터의 하부 전극 패턴 S2. 캐패시터의 하부 전극

22. 상부 전극용 다결정 실리콘막

Claims (9)

1. 도전 플러그가 구비된 반도체기판을 제공하는 단계와,

   상기 기판 상에 캡옥사이드막을 형성하는 단계와,

   포토리소그라피 공정에 의해 상기 캡옥사이드막을 식각하여 캐패시터의 하부 전극 구조를 형성하는 단계와,

   상기 캐패시터의 하부 전극 구조 상에 DCS, MS, NH3, N2 를 소오스 가스로 이용하고 0.1∼760 토르(Torr)의 증착 압력 및 500∼800℃ 증착 온도에서 상압 화학기상증착 또는 저압 화학기상증착 중 어느 하나의 공정에 의해 실리콘 질화막을 형성하는 단계와,

   상기 실리콘 질화막을 에치백하여 상기 하부 전극 구조의 내벽에 실리콘 질화막 패턴을 형성하는 단계와,

   상기 실리콘질화막 패턴 및 상기 하부 전극 구조 전면에 하부 전극용 다결정 실리콘막을 형성하는 단계와,

   상기 다결정 실리콘막 전면에 포토레지스트막을 코팅하여 매립시키는 단계와,

   상기 포토 레지스트막 및 다결정 실리콘막을 식각하여 상기 층간절연막 상단 부분을 노출시키는 단계와,

   상기 잔류된 포토 레지스트 및 캡옥사이드막을 차례로 제거하여 캐패시터의 하부 전극 패턴을 형성하는 단계와,

   상기 하부 전극 패턴 표면에 HSG처리하여 내측벽에 HSG를 가진 캐패시터의 하부 전극을 형성하는 단계와,

   상기 캐패시터의 하부전극을 덮는 유전막 및 상부전극용 다결정실리콘막을 차례로 형성하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 삭제
3. 제 1항에 있어서, 상기 DCS, MS, NH3, N2 의 소오스 가스는 50∼5000 sccm 의 유량으로 공급하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 제 1항에 있어서, 상기 실리콘 질화막은 10∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
5. 제 1항에 있어서, 상기 하부 전극용 다결정 실리콘막은 불순물이 도핑된 다결정질 실리콘의 단일막 및 불순물이 도핑된 다결정 실리콘막/불순물이 도핑되지 않은 다결정 실리콘막의 이중 적층막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
6. 제 5항에 있어서, 상기 이중 적층막은 상기 불순물이 도핑된 다결정 실리콘막을 50∼250Å 두께로 형성하고 나서, 상기 불순물이 도핑되지 않은 다결정 실리콘막은 100∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
7. 제 1항에 있어서, 상기 하부 전극용 다결정 실리콘막은 DCS, MS, N2 및 PH3 희석된 MS를 소오스 가스로 이용하고 1E19∼1E21 atoms/cc의 불순물 농도, 0.1∼760 토르(Torr)의 증착 압력 및 400∼700℃ 증착 온도에서 상압 화학기상증착 및 저압 화학기상증착 중 어느 하나의 공정을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
8. 제 4항에 있어서, 상기 DCS, MS, N 및 PH3 희석된 MS 가스는 50∼5000 sccm 의 유량으로 공급하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
9. 제 1항에 있어서, 상기 HSG 형성 공정은 500∼1000℃ 온도에서 SiH6가스를 5∼10sccm으로 공급하고, 100∼500초 동안 어닐하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.