KR100499406B1 - 캐패시터 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000003990 capacitor Substances 0.000 title claims abstract description 42
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 61
- 239000010703 silicon Substances 0.000 claims abstract description 61
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 59
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910007264 Si2H6 Inorganic materials 0.000 claims description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 abstract description 4
- 238000000206 photolithography Methods 0.000 abstract 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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Abstract
본 발명은 캐패시터의 정전 용량을 증대시키고, 전기장 집중에 의한 누설 전류 증가 및 절연파괴 전압 감소됨을 방지할 수 있는 캐패시터 형성 방법에 관해 개시한 것으로서, 도전 플러그를 포함한 반도체 기판을 제공하는 단계와, 기판 상에 도전 플러그를 노출시키는 절연막을 형성하는 단계와, 절연막 전면에 불순물이 도핑된 제 1실리콘막, 불순물이 도핑되지 않은 제 2실리콘막 및 불순물이 도핑된 제 3실리콘막의 3중 적층 구조를 가진 하부 전극용 도전막을 형성하는 단계와, 포토리쏘그라피 공정에 의해 상기 도전막을 식각하여 하부 전극을 형성하는 단계와, 하부 전극 구조에 유전막 및 상부 전극용 도전막을 차례로 형성하는 단계와, 캐패시터 구조에 열처리를 진행하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 캐패시터의 정전 용량을 증대시키고, 전기장 집중에 의한 누설 전류 증가 및 절연파괴 전압 감소됨을 방지할 수 있는 캐패시터 형성 방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어, 메모리 소자의 수요가 급증하고 있다. 데이터 저장 수단으로 이용되는 커패시터는 전극의 면적과 전극간의 거리와 전극 사이에 삽입되는 유전막의 유전율에 따라 그 정전용량이 달라진다. 그런데, 반도체 장치가 고집적화됨에 따라 반도체 장치에서 커패시터 형성영역이 줄어들고 그 결과 커패시터의 전극면적이 작아져서 커패시터의 정전용량이 감소된다.
도 1은 종래 기술에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도이다.
이러한 종래 기술에 따른 캐패시터 제조 방법은, 도 1에 도시된 바와 같이,먼저, 콘택홀(6) 및 콘택홀(6)을 매립시키는 도전 플러그(7)가 구비된 제 1절연막(5)을 포함한 반도체 기판(1)을 제공한다. 이어, 상기 구조의 기판 상에 제 2절연막(9)을 형성한 후, 상기 제 2절연막(9)을 선택 식각하여 상기 도전 플러그(7)를 노출시키는 개구부(10)를 형성한다.
그런 다음, 상기 개구부(10)를 포함한 제 2절연막(9) 상에 P(Phosphorus)불순물이 도핑된 제 1실리콘막/비정질의 불순물이 도핑되지 않은 제 2실리콘막/P불순물이 도핑된 제 3실리콘막/불순물이 도핑되지 않은 제 4실리콘막(미도시)을 차례로 형성하고, 상기 실리콘막들을 선택 식각하여 캐패시터의 하부 전극 패턴(미도시)을 형성한다. 그런 다음, 상기 하부 전극 패턴의 내부면에 반구형 그레인(HemiSpheric Grain:이하, HSG라 칭함)을 성장시켜 표면적이 증가된 하부 전극(11)을 형성한다. 이때, 도면부호 3은 소오스/드레인 등의 불순물영역을 도시한 것이다.
이 후, 상기 반구형 그레인을 포함한 하부 전극(11) 구조를 불산(HF)용액을 이용하여 세정 처리(미도시)함으로서 산화막을 제거한다. 이어, 상기 구조물에 LPCVD(Low Pressure Chemical Vapor Deposition) 공정에 의해 실리콘 질화막(Si3N4) 형성한 후 산화 공정을 진행함으로서 실린더형 NO(Si3N4/SiO2) 캐패시터의 유전막(13)을 형성한다.
그런 다음, 유전막(13) 상에 상부 전극(15)을 형성하여 캐패시터 제조를 완료한다.
그러나, 종래 기술에 따른 NO구조의 캐패시터 유전막 형성은 HSG를 성장시키기 위해 사용하던 비정질 상태의 불순물이 도핑되지 않은 제 4실리콘막의 공핍 현상에 의해 정전 용량이 크게 감소하며, 상기 HSG에 전계가 집중되어 누설 전류가 증대되고 절연 파괴 전압이 감소하게 된다. 따라서, 이를 방지하기 위해 NO구조의 캐패시터 유전막의 실리콘 질화막을 적어도 45Å 두께 이상으로 두껍게 형성해야 하는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 상기 HSG 구조 대신 실린더 내외부를 모두 하부 전극으로 사용함으로서, 필요한 캐패시터의 면적을 확보하여 정전 용량을 증대시킬 수 있는 캐패시터 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 절연 파괴전압이 감소되고 누설 전류가 증가되는 것을 방지할 수 있는 캐패시터 형성 방법을 제공함에 그 목적이 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 캐패시터 형성 방법은 도전 플러그를 포함한 반도체 기판을 제공하는 단계와, 기판 상에 상기 도전 플러그를 노출시키는 절연막을 형성하는 단계와, 절연막 전면에 P불순물이 도핑된 제 1실리콘막, 도핑되지 않은 제 2실리콘막 및 P불순물이 도핑된 제 3실리콘막의 3중 적층 구조를 가진 하부 전극용 도전막을 형성하는 단계와, 도전막을 선택 식각하여 캐패시터의 하부 전극을 형성하는 단계와, 결과물 상에 상기 하부 전극을 덮는 유전막 및 상부 전극용 도전막을 차례로 형성하는 단계와, 캐패시터 구조에 열처리를 진행하는 단계를 포함한 것을 특징으로 한다.
상기 제 1실리콘막을 형성하기 이전 및 상기 제 3실리콘막을 형성한 후에, PH3 및 He가스로 샤워링을 실시하는 단계를 각각 추가한다.
상기 제 1 및 제 3실리콘막은 8E20/Cm3 이상의 P농도를 가지고 30Å 이상의 두께로 형성한다.
상기 제 1 및 제 3실리콘막을 형성하는 공정은 400∼570℃ 온도 하에서 진행하며, 베이스 가스는 800∼2000㎖ 유량으로, 불순물가스는 150∼500㎖ 유량으로 공급한다. 또는, 상기 제 1 및 제 3실리콘막을 형성하는 공정은 400∼570℃ 온도 및 1∼2토르 압력 하에서 진행하며, 베이스 가스는 1000∼1500㎖ 유량으로, 불순물 가스는 500∼1500㎖ 유량으로 공급한다. 이때, 상 베이스 가스는 Si2H6 및 SiH4 중 어느 하나를 이용하고, 상기 불순물 가스는 1∼5% PH3/H2 및 PH3/SiH4 중 어느 하나를 이용한다.
상기 제 2실리콘막 형성 공정은 상기 제 1실리콘막이 형성된 기판을 반응로에 두고 인-시튜 상태에서 P불순물을 300㎖ 이하로 공급한다.
상기 열처리 공정은 750℃ 이상의 온도에서 RTP로 진행하거나, 퍼니스 내에서 700℃ 이상의 온도를 유지한다.
상기 유전막은 CVD 및 ALD 중 어느 하나의 공정에 의해 형성된 실리콘 질화막을 이용하거나, 실리콘 질화막 및 실리콘 산화막의 이중 구조를 이용한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 캐패시터 형성 방법은, 도 2a에 도시된 바와 같이, 반도체기판(100) 상에 제 1절연막(104)을 형성한 다음, 상기 제 1절연막(104)을 선택 식각하여 불순물영역(102)을 노출시키는 제 1개구부(105)를 형성한다. 이때, 상기 반도체기판(100)에는 게이트(미도시) 및 소오스/드레인 등의 불순물영역(102)을 포함한 트랜지스터(transistor)가 제조되어 있다.
이어, 상기 제 1절연막(104) 상에 다결정 실리콘막 등의 도전막(미도시)을 형성한 후, 상기 도전막을 에치백(etch back)하여 제 1개구부(105)를 매립시키는 도전 플러그(106)를 형성한다.
그런 다음, 상기 도전 플러그(106)를 포함한 제 1절연막(104) 상에 제 2절연막(108)을 형성한 후, 상기 제 2절연막(108)을 선택 식각하여 도전 플러그(106)를 노출시키는 제 2개구부(109)를 형성한다.
이 후, 상기 제 2개구부(109)를 포함한 제 2절연막(108) 상에 30Å 이상의 두께를 가진 P(Phosphor)불순물이 도핑된 비정질 상태의 제 1실리콘막(110)을 형성한다. 이때, 상기 제 1실리콘막(110) 형성 공정은 2토르(Torr) 이하의 압력 하에서 진행하며, 베이스(base) 가스로는 Si2H6 또는 SiH4 가스를 사용하고, 불순물 원료가스로는 1∼5% PH3/H2(또는 PH3/SiH4) 가스를 사용한다.
한편, 상기 제 1실리콘막을 증착하기 전에 PH3 및 He가스를 이용하여 1차 샤워링 공정(미도시)을 진행함으로서, 상기 제 1실리콘막(110)의 P불순물 도핑 농도를 8E20/Cm3 이상으로 높인다.
상기 제 1실리콘막(110)은 공핍 감소에 의한 정전 용량 증가 및 홀 커런트(hole current) 감소에 의한 절연 파괴전압을 증가시키기 위한 것으로서, 증착 온도를 낮추는 방법 또는 불순물 주입 압력을 높이는 방법 중 어느 하나를 이용하여 형성한다. 이때, 상기 증착 온도를 낮추는 방법을 채택하여 상기 제 1실리콘막을 형성할 경우, 400∼570℃ 온도 하에서 증착 공정을 진행하며, 베이스 가스는 800∼2000㎖ 유량으로, 불순물가스는 150∼500㎖ 유량으로 각각 공급한다.
한편, 불순물 주입 압력을 높이는 방법을 채택하여 제 1실리콘막을 형성할 경우, 400∼570℃ 온도 및 1∼2토르 압력 하에서 증착 공정을 진행하며, 베이스 가스는 1000∼1500㎖ 유량으로, 불순물가스는 500∼1500㎖ 유량으로 각각 공급한다.
상술한, 증착 온도를 낮추는 방법 또는 불순물 주입 압력을 높이는 방법 중 어느 하나를 적용하여 상기 제 1실리콘막을 형성하는 기술은 제 1실리콘막 뿐만 아니라 이 후의 공정에서 형성될 제 3실리콘막에도 적용된다.
이어, 도 2b에 도시된 바와 같이, 상기 비정질 상태의 제 1실리콘막(110) 상에 P불순물이 도핑되지 않은 제 2실리콘막(112)을 형성한다. 이때, 상기 제 2실리콘막(112)은 제 1실리콘막의 스텝 커버리지(step coverage) 불량으로 인해 이 후 공정에서 형성될 캐패시터 하부 전극의 하부가 다른 부분에 비해 얇아지는 것을 방지하기 위한 것으로서, P불순물 농도가 3E20/Cm3 이하가 되도록 형성한다.
또한, 상기 제 2실리콘막(112)은 제 1실리콘막(110)이 형성되는 즉시 기판을 반응로(미도시)에 두고 인-시튜 상태에서 P 불순물의 양을 300㎖ 이하로 변경함으로서, 불순물 농도가 낮은 비정질 상태를 얻을 수 있다.
그런 다음, 상기 제 2실리콘막(112) 상에 P불순물이 도핑된 비정질 상태의 제 3실리콘막(114)을 형성한다. 이때, 상기 제 3실리콘막은 상술한 제 1실리콘막과 동일 방법으로 형성함으로서, 8E20/Cm3 이상의 P농도를 가진다. 한편, 상기 제 3실리콘막(114)을 증착한 후에 PH3 및 He가스를 이용하여 2차 샤워링 공정(미도시)을 진행함으로서, 상기 제 3실리콘막의 P불순물 도핑 농도를 높인다.
상술한 제 1, 제 2 및 제 3실리콘막(110)(112)(114)은 캐패시터의 하부 전극 형성용 재료막으로서 사용된다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 제 1, 제 2 및 제 3실리콘막을 선택 식각하여 캐패시터의 하부 전극(116)을 형성한다.
이 후, 상기 캐패시터 하부 전극 구조에 불산액을 이용한 세정 처리(미도시)를 실시하여 산화막을 제거한다. 그런 다음, 상기 세정 완료된 하부 전극(116)을 포함한 기판 상에 유전막(118) 및 상부 전극용 도전막(120)을 차례로 형성하여 캐패시터 제조를 완료한다. 이때, 유전막(118)으로는 실리콘 질화막(Si3N4)을 이용하며, 상기 실리콘 질화막은 CVD 또는 ALD 방법에 의해 형성한다. 또는, 상기 유전막으로 실리콘 질화막을 형성한 후, 산화 공정을 진행함으로서, 실리콘 질화막/실리콘 산화막의 이중 구조를 이용할 수도 있다. 한편, 상부 전극용 도전막(120)으로 P불순물이 도핑된 실리콘막을 이용한다.
이어, 도면에 도시되지 않았지만, 상기 결과물에 열처리 공정(미도시)을 진행한다. 이때, 상기 열처리 공정은 750℃이상의 온도에서 RTP(Rapid Thermally Process)로 진행하거나. 퍼니스(furnace) 내에서 700℃ 이상의 온도를 유지하며 진행한다.
도 3은 종래 기술과 본 발명을 비교한 것으로서, 캐패시터의 정전 용량 대 바이어스의 상관 관계를 도시한 그래프이다. 또한, 도 4는 종래 기술 및 본 발명을 비교한 것으로서, 누설 전류 대 바이어스의 상관 관계를 도시한 그래프이다. 도 3및 도 4에서 공통적으로 -■-은 종래 기술을, -▽-은 본 발명을 도시한 것이다.
본 발명에 따르면, 표면적 증가를 위한 HSG 구조를 사용하지 않고 실린더의 구조의 내외부를 모두 하부 전극으로 사용함으로써, 필요한 캐패시터의 면적을 확보하여 정전 용량을 증가시킬 수 있다.
또한, 캐패시터의 하부 전극으로서 비정질 상태의 P 불순물이 도핑된 실리콘막/P불순물이 도핑되지 않은 실리콘막/비정질 상태의 P 불순물이 도핑된 실리콘막의 3중 적층 구조를 채택함으로써, 하부 전극의 공핍 현상에 의한 정전 용량 감소를 방지할 수 있다.
이상에서와 같이, 본 발명은 하부 전극으로서 비정질 상태의 P 불순물이 도핑된 실리콘막/P불순물이 도핑되지 않은 실리콘막/비정질 상태의 P 불순물이 도핑된 실리콘막의 3중 적층 구조를 채택함으로써, 상기 하부 전극의 P불순물이 도핑된 실리콘막으로 인해 공핍 현상이 최소화되어 캐패시터의 정전 용량을 증가시킨다.
또한, 본 발명은 하부전극으로 HSG 구조를 채택하지 않음으로써 전기장 집중에 의한 누설 전류 증가 및 절연 전압이 감소되는 것을 방지할 수 있다.
한편, 본 발명에서는 전체 공정이 단순해지고 HSG 구조에 의한 결함 유발이 억제되어 소자의 수율 향상 및 원가 개선에 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1은 종래 기술에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2c는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도.
도 3은 종래 기술과 본 발명을 비교한 것으로서, 캐패시터의 정전 용량 대 바이어스의 상관 관계를 도시한 그래프.
도 4는 종래 기술과 본 발명을 비교한 것으로서, 누설 전류 대 바이어스의 상관 관계를 도시한 그래프.
Claims (11)
- 도전 플러그를 포함한 반도체 기판을 제공하는 단계와,상기 기판 상에 상기 도전 플러그를 노출시키는 절연막을 형성하는 단계와,상기 절연막 전면에 비정질 상태의 P불순물이 도핑된 제 1실리콘막, P불순물이 도핑되지 않은 제 2실리콘막 및 비정질 상태의 P불순물이 도핑된 제 3실리콘막이 차례로 형성된 3중 적층 구조의 하부 전극용 도전막을 형성하는 단계와,상기 도전막을 선택 식각하여 캐패시터의 하부 전극을 형성하는 단계와,상기 기판 결과물 상에 상기 하부 전극을 덮는 유전막 및 상부 전극용 도전막을 차례로 형성하는 단계와,이로부터 얻어지는 결과물에 열처리를 진행하는 단계를 포함하고,상기 제 1실리콘막을 형성하기 이전 및 상기 제 3실리콘막을 형성한 후에, PH3 및 He가스로 샤워링을 실시하는 단계를 각각 추가하는 것을 특징으로 하는 캐패시터 형성 방법.
- 삭제
- 제 1항에 있어서, 상기 제 1 및 제 3실리콘막은 8E20/Cm3 이상의 P농도를 가지고 30Å 이상의 두께로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 제 1 및 제 3실리콘막을 형성하는 공정은 400∼570℃ 온도 하에서 진행하며, 베이스 가스는 800∼2000㎖ 유량으로, 불순물가스는 150∼500㎖ 유량으로 공급하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 제 1 및 제 3실리콘막을 형성하는 공정은 400∼570℃ 온도 및 1∼2토르 압력 하에서 진행하며, 베이스 가스는 1000∼1500㎖ 유량으로, 불순물 가스는 500∼1500㎖ 유량으로 공급하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 4항 또는 제 5항에 있어서, 상기 베이스 가스는 Si2H6 및 SiH4 중 어느 하나를 이용하고, 상기 불순물 가스는 1∼5% PH3/H2 및 PH3/SiH4 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 제 2실리콘막 형성 공정은 상기 제 1실리콘막이 형성된 기판을 반응로에 두고 인-시튜 상태에서 P불순물을 300㎖ 이하로 공급하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 열처리 공정은 750℃ 이상의 온도에서 RTP로 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 열처리 공정은 퍼니스 내에서 700℃ 이상의 온도를 유지하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 유전막은 CVD 및 ALD 중 어느 하나의 공정에 의해 형성된 실리콘 질화막을 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 유전막은 실리콘 질화막 및 실리콘 산화막의 이중 구조를 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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| KR20040057650A KR20040057650A (ko) | 2004-07-02 |
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ID=37350211
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Country Status (1)
| Country | Link |
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| KR (1) | KR100499406B1 (ko) |
-
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