KR100596424B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 공정을 단순화하여 제조비용을 감소시킴과 동시에 고집적화에 대응하는 충분한 캐패시턴스를 용이하게 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.

본 발명은 반도체 기판 상에 층간절연막에 의해 분리된 단일 구조의 하부전극콘택을 형성하는 단계와, 상기 기판 전면 상에 캐패시터 절연막을 형성하는 단계와, 상기 하부전극콘택 및 층간절연막이 일부 노출되도록 상기 캐패시터 절연막을 식각하여 캐패시터 형성을 위한 타원형의 홀을 형성하는 단계와, 상기 홀을 포함하는 캐패시터 절연막 표면에 하부전극 물질막으로 실리콘막을 형성하는 단계와, 상기 실리콘막을 분리시켜 타원형 구조의 하부전극을 형성하는 단계와, 상기 하부전극의 표면적을 증가시키기 위해 상기 하부전극 표면에 MPS층을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

하부전극, MPS, 타원형, 원형, 하부전극콘택, 캐패시터

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}

도 1a 내지 도 1f는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.

도 2는 종래의 이중 구조의 하부전극콘택 및 원형구조의 하부전극을 나타낸 평면도.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.

도 4는 본 발명의 실시예에 따른 단일 구조의 하부전극콘택 및 타원형 구조의 하부전극을 나타낸 평면도.

※도면의 주요부분에 대한 부호의 설명

30 : 반도체 기판 31 : 층간절연막

32 : 하부전극콘택 33 : 질화막

34 : 산화막 35 : 홀

36 : 하부전극 37 : MPS층

38 : 질화박막 39 : 유전막

40 : 상부전극 300 : 캐패시터 절연막

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 타원형 구조의 하부전극을 적용한 반도체 소자의 캐패시터 제조방법에 관한 것이다.

메모리셀에 사용되는 캐패시터는 스토리지노드(storage node) 용 하부전극, 유전막 및 플레이트(plate)용 상부전극으로 이루어진다. 또한, 하부전극은 평면상에서 원형이나 다이아몬드 구조를 갖도록 형성하고, 이러한 하부전극과의 콘택 마진 확보를 위해 하부전극 콘택은 평면상에서 타원형 구조를 갖도록 형성한다.

한편, 고집적화가 가속화되면서 마스크 공정 및 식각 공정 시 공정마진 (margin) 확보에 한계가 있어, 최근에는 하부전극 콘택을 원형과 타원형의 이중 구조로 형성하고 있다.

이러한 종래의 캐패시터 제조방법을 도 1a 내지 도 1f를 참조하여 설명한다.

도 1a에 도시된 바와 같이, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 제 1 층간절연막(11)을 증착하고 마스크 공정 및 식각공정에 의해 패터닝하여, 기판(10)의 일부를 노출시키는 원형의 제 1 하부전극 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 제 1 층간절연막(11) 상에 폴리실리콘막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 또는 에 치백(etchback) 공정에 의해 분리하여, 기판(10)과 콘택하는 원형 구조(도 2 참조)의 제 1 하부전극콘택(12)을 형성한다.

도 1b에 도시된 바와 같이, 기판 전면 상에 제 2 층간절연막(13)을 증착하고 마스크 공정 및 식각공정에 의해 패터닝하여, 제 1 하부전극콘택(12) 및 제 1 층간절연막(11)의 일부를 노출시키는 타원형의 제 2 하부전극 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 제 2 층간절연막(13) 상에 폴리실리콘막을 증착하고 CMP 또는 에치백 공정에 의해 분리하여, 제 1 하부전극콘택(12)과 콘택하는 타원형 구조(도 2 참조)의 제 2 하부전극콘택(14)을 형성하여 이중 구조의 하부전극콘택 (100)을 형성한다.

도 1c에 도시된 바와 같이, 기판 전면 상에 캐패시터 절연막(200)으로서 질화막(15)과 산화막(16)을 순차적으로 증착하고, 제 2 하부전극콘택(14)이 노출되도록 캐패시터 절연막(200)을 식각하여 캐패시터 형성을 위한 원형의 홀(17)을 형성한다. 그 다음, 도 1d에 도시된 바와 같이, 홀(17)을 포함하는 캐패시터 절연막 (200) 표면에 폴리실리콘막을 증착하고 CMP 또는 에치백 공정에 의해 분리하여, 제 2 하부전극콘택(14)과 콘택하는 원형 구조(도 2 참조)의 하부전극(18)을 형성한다.

도 1e에 도시된 바와 같이, 하부전극(18) 표면에 MPS(Meta Stable Silicon)층(19)을 형성하고, PH₃ 도핑에 의해 MPS층(19)이 형성된 하부전극(18)을 도핑한 후, 질화(Nitrification) 처리를 수행하여 MPS층(19) 및 산화막(16) 표면에 질화박막(20)을 형성한다. 그 다음, 도 1f에 도시된 바와 같이, 유전막(21)과 상부전극(22)을 순차적으로 증착하고, 도시되지는 않았지만, 상부전극(22)과 유전막(21)을 패터닝하여 캐패시터를 형성한다.

그러나, 상술한 종래의 캐패시터 제조에 있어서는, 원형과 타원형의 이중 구조로 하부전극콘택(200)을 형성함에 따라, 단일 구조에 비해 증착, 마스크 공정, 식각공정 및 분리공정이 부가적으로 더 요구되므로 공정이 복잡해지게 되어 제조비용이 증가되는 문제가 발생하게 된다.

또한, 하부전극(18)을 원형 구조로 형성함에 따라, 충분한 표면적 확보가 이루어지지 않을 뿐만 아니라 MPS층에 의한 면적 증가율이 상대적으로 낮아 소자 동작에 요구되는 캐패시턴스를 확보하기가 어렵다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 공정을 단순화하여 제조비용을 감소시킴과 동시에 고집적화에 대응하는 충분한 캐패시턴스를 용이하게 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 층간절연막에 의해 분리된 단일 구조의 하부전극콘택을 형성하는 단계와, 상기 기판 전면 상에 캐패시터 절연막을 형성하는 단계와, 상기 하부전극콘택 및 층간절연막이 일부 노출되도록 상기 캐패시터 절연막을 식각하여 캐패시터 형성을 위한 타원형의 홀을 형성하는 단계와, 상기 홀을 포함하는 캐패시터 절연막 표면에 하부전극 물질막으로 실리콘막을 형성하는 단계와, 상기 실리콘막을 분리시켜 타원형 구조의 하부전극을 형성하는 단계와, 상기 하부전극의 표면적을 증가시키기 위해 상기 하부전극 표면에 MPS층을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

여기서, 실리콘막은 증착온도를 550℃ 이하로 유지하면서, 비정질 상태의 도핑된 실리콘막을 100 내지 300Å의 두께로 증착한 후, 인-시튜로 비정질 상태의 도핑되지 않은 실리콘막을 300 내지 600Å의 두께로 증착하여 형성한다.

또한, MPS층은 2 내지 20sccm의 Si₂H₆ 개스를 이용하여 550 내지 700℃의 온도에서 MPS 공정을 수행하여 형성하고, PH₃ 도핑은 챔버내에서의 플라즈마 여기를 이용하여 300 내지 350W의 플라즈마 전력과 1 내지 2 torr의 압력에서 PH₃ 개스의 유량을 300 내지 450sccm으로 유지하면서 70 내지 140초 동안 수행하거나, 노를 이용하여 600 내지 700℃의 온도와 5 내지 20torr의 압력에서 1 내지 2시간 동안 수행한다. 또한, 노를 이용하여 PH₃ 도핑을 수행하는 경우, 질화처리는 인-시튜로 650 내지 800℃의 온도와 5 내지 30torr의 압력에서 30 내지 120분 동안 수행하여 5 내지 15Å 두께의 질화박막이 형성되도록 수행한다.

또한, 유전막은 알루미나막, 하프늄산화막 또는 탄탈륨산화막으로, 원자층증착에 의해 25 내지 500℃의 온도와 0.1 내지 10torr의 압력에서 30 내지 100Å의 두께로 증착하고, 상부전극은 도핑된 폴리실리콘막이나, TiN막과 도핑된 폴리실리콘막의 적층막으로 이루어진다.

또한, 열처리는 N₂ 분위기에서 500 내지 800Å의 온도와 50 내지 760torr의 압력에서 10 내지 300초 동안 급속열처리로 수행하거나, 500 내지 750Å의 온도와 50 내지 760torr의 압력에서 10 내지 60분 동안 노어닐링으로 수행한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 3a에 도시된 바와 같이, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(30) 상에 PSG막, USG막, PE-TEOS막 등의 산화막을 이용하여 15000 내지 30000Å 두께로 층간절연막(31)을 증착한다. 그 다음, 마스크 공정 및 식각공정에 의해 층간절연막(31)을 패터닝하여 기판(30)의 일부를 노출시키는 원형의 하부전극 콘택홀을 형성한다. 그 후, 콘택홀을 매립하도록 층간절연막(31) 상에 폴리실리콘막을 증착하고 CMP 또는 에치백 공정에 의해 분리하여, 기판(30)과 콘택하는 원형 구조(도 4 참조)의 하부전극콘택(32)을 형성한다.

도 3b에 도시된 바와 같이, 기판 전면 상에 캐패시터 절연막(300)으로서 질화막(33)과 산화막(34)을 순차적으로 증착하고, 이후 형성될 하부전극과 하부전극콘택(34)이 지그재그로 정렬 및 콘택되도록, 하부전극콘택(34) 및 층간절연막(34)이 일부 노출되도록 캐패시터 절연막(300)을 식각하여 캐패시터 형성을 위한 타원형의 홀(35)을 형성한다.

도 3c에 도시된 바와 같이, 홀(35)을 포함하는 캐패시터 절연막(300) 표면에 하부전극 물질막으로서 실리콘막을 형성한다. 바람직하게, 실리콘막은 증착온도를 550℃ 이하, 바람직하게 500 내지 530℃의 온도로 유지하면서, 먼저 비정질 상태의 도핑된 실리콘막을 100 내지 300Å의 두께로 증착한 후, 인-시튜(in-situ)로 비정질 상태의 도핑되지 않은 실리콘막을 300 내지 600Å의 두께로 증착하여 형성한다. 여기서, 도핑된 실리콘막은 SiH₄ 개스만을 이용하여 증착하고, 도핑된 실리콘막은 SiH₄ 개스와 PH₃ 개스를 사용하여 증착과 동시에 P의 도핑이 이루어지도록 하고, 이때 도핑되지 않은 실리콘막 내의 P(Phosphorous) 농도는 1E20 내지 3E21/㎤ 정도가 되도록 한다. 그 다음, CMP 또는 에치백 공정에 의해 실리콘막을 분리하여, 하부전극콘택(32)과 콘택하는 타원형 구조(도 4 참조)의 하부전극(36)을 형성한다.

도 3d에 도시된 바와 같이, 2 내지 20sccm의 Si₂H₆ 개스를 이용하여 550 내지 700℃의 온도에서 MPS 공정을 수행하여 하부전극(36) 표면에 MPS층(37)을 형성한다. 이때, 히트업(heat up) 시간은 50초로 설정하고, 벤트(vent) 시간은 10초로 설정하고, 시드(seed) 시간은 100 내지 300초로 설정하며, 어닐(anneal) 시간은 250 내지 400초로 설정한다. 그 다음, PH₃ 도핑에 이해 MPS층(37)이 형성된 하부전극(36)을 도핑한 후, 질화처리를 수행하여 MPS층(37) 및 산화막(34) 표면에 질화(Si₃N₄)박막(38)을 형성한다. 바람직하게, PH₃ 도핑은 챔버내에서의 플라즈마 여기를 이용하여 300 내지 350W의 플라즈마 전력과 1 내지 2 torr의 압력에서 PH₃ 개스의 유량을 300 내지 450sccm으로 유지하면서 70 내지 140초 동안 수행하거나, 노(furnace)를 이용하여 600 내지 700℃의 온도와 5 내지 20torr의 압력에서 1 내지 2시간 동안 수행한다. 또한, 노를 이용하여 PH₃ 도핑을 수행하는 경우, 질화처리는 인-시튜로 650 내지 800℃의 온도와 5 내지 30torr의 압력에서 30 내지 120분 동안 수행하여 질화박막(38)의 두께가 5 내지 15Å이 되도록 한다.

도 3e에 도시된 바와 같이, 질화박막(38) 및 MPS층(37)이 형성된 하부전극 (36) 상부에 알루미나(Al₂O₃)막, 하프늄산화(HfO₂)막 또는 탄탈륨산화 (Ta ₂O₅)막으로, 원자층증착(Atomic Layer Deposition; ALD)에 의해 25 내지 500℃의 온도와 0.1 내지 10torr의 압력에서 30 내지 100Å의 두께로 유전막(39)을 증착한다. 여기서, ALD에 의한 유전막(39) 증착은 챔버내부로 소오스 개스를 플로우(flow)시키고, 퍼지(purge) 개스에 의해 챔버내부를 퍼지한 후, 챔버내부로 반응개스를 플로우시키고, 다시 퍼지개스에 의해 챔버내부를 퍼지한 후, 이러한 과정을 상기 두께까지 반복하는 것으로 이루어진다. 예컨대, ALD에 의해 Al₂O₃막으로 유전막(39)을 증착하는 경우에는, 소오스 개스, 퍼지개스 및 반응개스로서 각각 TMA(Al(CH₃)₃), N₂ 개스 및 0₃ 개스를 사용하고, 각각의 개스를 0.1 내지 5초 동안 플로우시킨다.

그 다음, N₂ 분위기에서 급속열처리(Rapid Thermal Process; RTP) 또는 노어닐링(furnace annealing)으로 열처리를 수행하여, 유전막(39) 내의 불순물을 제거하여 유전특성을 향상시킨다. 바람직하게, RTP는 500 내지 800Å의 온도와 50 내지 760torr의 압력에서 10 내지 300초 동안 수행하고, 노어닐링은 500 내지 750Å의 온도와 50 내지 760torr의 압력에서 10 내지 60분 동안 수행한다.

그 후, 유전막(39) 상부에 1500 내지 3000Å 두께의 N^＋ 도핑된 폴리실리콘막이나, 200 내지 500Å 두께의 TiN막과 1500 내지 3000Å 두께의 N^＋ 도핑된 폴리실리콘막의 적층막으로 이루어진 상부전극(40)을 형성한다. 그 다음, 도시되지는 않았지만, 상부전극(40)과 유전막(39)을 패터닝하여 캐패시터를 형성한다.

상기 실시예에 의하면, 이중 하부전극콘택을 형성하는 것 없이, 하부전극콘택을 원형의 단일 구조로 형성하고 이와 지그재그로 정렬 및 콘택되도록 타원형 구조로 하부전극을 형성함으로써, 공정을 단순화할 수 있고, 이에 따라 제조비용을 감소시킬 수 있게 된다. 또한, 하부전극을 타원형 구조로 형성함에 따라, 원형 구조에 비해 충분한 표면적 확보가 가능할 아니라 MPS층에 의한 면적 증가율도 높아지므로, 고집적 소자 동작에 요구되는 캐패시턴스를 용이하게 확보할 수 있게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 하부전극콘택을 원형의 단일 구조로 형성하고 하부전극을 타원형 구조로 형성함으로써, 공정 단순화 및 이에 따른 제조비용 감소 효과를 얻을 수 있을 뿐만 아니라 고집적화에 대응하는 충분한 캐패시턴스를 용이하게 확보할 수 있다.

Claims (15)

1. 반도체 기판 상에 층간절연막에 의해 분리된 단일 구조의 하부전극콘택을 형성하는 단계;

   상기 기판 전면 상에 캐패시터 절연막을 형성하는 단계;

   상기 하부전극콘택 및 층간절연막이 일부 노출되도록 상기 캐패시터 절연막을 식각하여 캐패시터 형성을 위한 타원형의 홀을 형성하는 단계;

   상기 홀을 포함하는 캐패시터 절연막 표면에 하부전극 물질막으로 실리콘막을 형성하는 단계;

   상기 실리콘막을 분리시켜 타원형 구조의 하부전극을 형성하는 단계; 및

   상기 하부전극의 표면적을 증가시키기 위해 상기 하부전극 표면에 MPS층을 형성하는 단계

   를 포함하는 반도체 소자의 캐패시터 제조방법.
2. 삭제
3. 제 1 항에 있어서,

   상기 실리콘막은 증착온도를 550℃ 이하로 유지하면서, 비정질 상태의 도핑된 실리콘막을 100 내지 300Å의 두께로 증착한 후, 인-시튜로 비정질 상태의 도핑되지 않은 실리콘막을 300 내지 600Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 제 1 항에 있어서, 상기 MPS층을 형성한 후,

   상기 MPS층이 형성된 하부전극을 PH₃ 도핑하는 단계; 및

   상기 기판을 질화처리하는 단계

   를 더 포함하는 반도체 소자의 캐패시터 제조방법.
5. 제 4 항에 있어서,

   상기 MPS층은 2 내지 20sccm의 Si₂H₆ 개스를 이용하여 550 내지 700℃의 온도에서 MPS 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
6. 제 4 항에 있어서,

   상기 PH₃ 도핑은 챔버내에서의 플라즈마 여기를 이용하여 300 내지 350W의 플라즈마 전력과 1 내지 2 torr의 압력에서 PH₃ 개스의 유량을 300 내지 450sccm으로 유지하면서 70 내지 140초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
7. 제 4 항에 있어서,

   상기 PH₃ 도핑은 노를 이용하여 600 내지 700℃의 온도와 5 내지 20torr의 압력에서 1 내지 2시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
8. 제 7 항에 있어서,

   상기 질화처리는 인-시튜로 650 내지 800℃의 온도와 5 내지 30torr의 압력에서 30 내지 120분 동안 수행하여 5 내지 15Å 두께의 질화박막이 형성되도록 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
9. 제 1 항 또는 제 4 항에 있어서, 상기 MPS층을 형성한 후,

   상기 기판 상에 유전막을 증착하는 단계;

   상기 기판을 열처리하는 단계;

   상기 유전막 상부에 상부전극을 증착하는 단계; 및

   상기 상부전극 및 유전막을 패터닝하는 단계

   를 더 포함하는 반도체 소자의 캐패시터 제조방법.
10. 제 9 항에 있어서,

    상기 유전막은 알루미나막, 하프늄산화막 또는 탄탈륨산화막으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
11. 제 10 항에 있어서,

    상기 유전막은 원자층증착에 의해 25 내지 500℃의 온도와 0.1 내지 10torr의 압력에서 30 내지 100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
12. 제 9 항에 있어서,

    상기 열처리는 N₂ 분위기에서 급속열처리 또는 노어닐링으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
13. 제 12 항에 있어서,

    상기 급속열처리는 500 내지 800Å의 온도와 50 내지 760torr의 압력에서 10 내지 300초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
14. 제 12 항에 있어서,

    상기 노어닐링은 500 내지 750Å의 온도와 50 내지 760torr의 압력에서 10 내지 60분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
15. 제 9 항에 있어서,

    상기 상부전극은 도핑된 폴리실리콘막이나, TiN막과 도핑된 폴리실리콘막의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.

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