KR100659918B1 - 반응 물질들의 유입을 변경시킴으로써 증착된 층을 가지는 반도체 디바이스를 형성하는 방법 - Google Patents

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Abstract

진공실 내에 반도체 기판을 위치시키고, 반도체 기판(20)을 대기압보다 낮은 압력을 받게 하며, 대기압보다 낮은 압력을 유지하면서 상기 반도체 기판상에 층(40)을 증착시킴으로써 반도체 디바이스를 형성하는 방법이 개시된다. 층(40)의 증착은 (ⅰ) 제 1 유량률(flow rate)로 진공실 내로 제 1 반응 물질을 유입시키고, (ⅱ) 진공실 내로 제 1 반응 물질의 유입을 제 2 유량률로 감소시키며, (ⅲ) 진공실 내로 제 1 반응 물질의 유입을 제 3 유량률로 증가시키는 것을 순차적으로 수행하여 실행된다.
유전체 필름, 도전성 플러그, 산소 장벽 물질, 반도체 디바이스 기판, 게이트 전극

Description

반응 물질들의 유입을 변경시킴으로써 증착된 층을 가지는 반도체 디바이스를 형성하는 방법{Method of forming a semiconductor device having a layer deposited by varying flow of reactants}
도 1은 커패시터 전극을 형성한 후 반도체 디바이스 기판의 부분에 대한 종래 기술의 횡 단면도.
도 2 내지 도 6은 본 발명의 실시예들에 따른 커패시터를 형성하는 방법의 연속적인 단계들에 대한 횡 단면도들.
도 7 내지 도 8은 화학 기상 증착 공정 동안에 본 발명의 실시예들에 따른 반응 물질들의 유입에 대한 타이밍 시퀀스들을 도시한 그래프.
※도면의 주요부분에 대한 부호의 설명※
210 : 유전체 필름 213 : 도전성 플러그
216 : 도전 필름 물질 220 : 산소 장벽 물질
반도체 디바이스들은 작은 치수들로 규격화되어 왔다. 커패시터들 및 다이나믹 랜덤 액세스 메모리(DRAM) 비트 셀들과 같은 회로의 크기 감소가, 고유전 상수 물질들을 그러한 디바이스들의 제조로 통합할 필요성을 고무시켰다. 바륨 스트론튬 티타늄 산화물(Barium Strontium Titanium oxide; BST) 및 유사한 물질들은 현재 이 통합 설계의 부분으로 사용되는 고유전 상수(높은-K) 물질들이다.
본 발명자들은, 높은 온도들에서 BST 화학 기상 증착 공정들은 물질 이동이 제한되어, 화학종(species)이 증착되는 기판 표면 상에 그 화학종이 놓이자 마자 그 종은 반응함을 인식했다. 물질 이동 제한 공정에서, 콤포넌트들이 핵형성(nucleation) 및 성장을 위한 영역에 접촉 시 반응이 즉시 일어나도록 충분한 에너지가 시스템 내에 존재한다. 그러한 즉각적인 반응은 증착된 필름의 단차(step coverage)를 열악하게 만든다. 물질 이동 제한 반응들의 악 영향들을 제거하기 위해, 본 발명자들은 물질-이동-제한 방식(mass transfer limited regime)으로부터 반응-제한 방식(reaction limited regime)으로 공정을 이동시키도록 온도를 감소시키는 방법을 생각하였다. 반응-제한 방식에 있어서 반응이 발생하기 전에, 화학종이 피처(feature)의 표면에 걸쳐 확산할 수 있도록 반응은 충분히 천천히 발생하여, 향상된 단차를 생성한다. 그러나, 낮은 온도에의 동작이 필름의 낮은 증착율과 필름의 빈약한 결정성을 초래한다. 또한, 낮은 온도에서의 동작은 증착 필름 내에 포획(trapped)된 탄소와 같은 불순물들을 발생시킨다. 낮은 온도 증착 공정들과 연관된 빈약한 결정성에 대한 문제들을 극복하는 하나의 방법은 반응실로부터 웨이퍼를 제거하여 높은 온도에서 웨이퍼를 어닐링(annealing)하는 단계를 포함한다. 이는 BST 필름을 재결정화시켜 소망된 전기적 특성들을 성취한다. 그러나, 이 부가적인 공정 단계은 새로운 통합 문제들을 일으킨다.
도 1은 하부 전극 층 또는 포스트(122) 위에 커패시터 유전체(124)가 놓인 반도체 디바이스 기판(10)을 도시한다. 도 1에 도시된 바와 같이, 커패시터 유전체(124)의 단차는 측벽 두께가 물질 이동 제한 증착으로 인하여 전극 포스트(122)의 상부 부분들 위에 놓인 필름의 두께보다 작게 되어 있다. 커패시터 전극 위에 놓인 유전체의 비-균일한 두께는, 유전체가 매우 얇은 영역들에서 누설 문제들을 발생시킬 수 있다. 전체 유전체 두께를 증가시킴에 의해 누설 문제들을 극복하려는 시도는, 디바이스의 커패시턴스가 감소되므로 바람직하지 않다.
상기한 점을 고려하여, 반도체 디바이스들 내에 우수한 품질의 필름들을 증착시키는 것이 바람직하다.
도면의 상세한 설명
본 발명은 예를 통해 설명되며, 첨부된 도면들에 있어 제한적이지 않고, 같은 참조 번호들은 유사한 요소들을 표시한다.
당업자들은 도면들의 요소들이 간단하고 명료하게 설명되며, 반드시 등척으로 도시될 필요가 없다라고 이해한다. 예를 들어, 도면들 내의 몇몇의 요소들의 치수들은 본 발명의 실시예들에 대한 이해를 향상시키기 위해 다른 요소들에 비해 과장될 수 있다.
도 2는 도전성 플러그를 규정하도록 부분적으로 처리된 반도체 디바이스에 대한 예를 포함한다. 도시된 바와 같이, 부분적으로 처리된 반도체 디바이스는 반도체 디바이스 기판(20), 필드 절연 영역들(202), 트랜지스터(218), 도전성 플러그(213), 유전체 필름(210)를 포함한다. 트랜지스터(218)는 도핑된 영역들(204), 게이트 유전체 필름(206), 게이트 전극(208)을 포함한다. 본 명세서에서 사용된 바와 같이, 반도체 디바이스 기판(20)은 단-결정(mono crystalline) 반도체 웨이퍼, 절연체 기판 상의 반도체, 또는 반도체 디바이스를 형성하는데 사용되는 임의의 다른 기판을 포함한다.
한 실시예에 있어서, 게이트 전극(208)은 폴리실리콘(polysilicon)의 층이다. 대안적으로, 게이트 전극(208)은 텅스텐(tungsten) 또는 몰리브덴(molybdenum)과 같은 금속 층이거나 티타늄 질화물(titanium nitride) 또는 텅스텐 질화물(tungsten nitride)과 같은 금속 질화물이거나 그것들의 결합일 수 있다. 또한, 게이트 전극(208)은 폴리실리콘 층 위에 놓이는 텅스텐 규소화물(tungsten silicide), 티타늄 규소화물(titanium silicide) 또는 코발트 규소화물(cobalt silicide)과 같은 금속 규소화물을 포함하는 폴리사이드(polycide) 층일 수 있다.
게이트 전극의 다음의 형성에 있어서, 유전체 필름(210)은 반도체 디바이스 기판(10)위에 형성되고 접촉 개구(contact opening)를 형성하도록 패턴화된다. 한 실시예에 있어서, 유전체 필름(210)은 소스(source) 가스로서 테트라에톡시실린(tetraethoxysilane) (TEOS)를 사용하여 형성된 플라즈마 증착된 산화물층이다. 대안적으로, 유전체 필름(210)은 실리콘 질화물의 층, 인규산염 글래스(phosphosilicate glass)(PSG)의 층, 붕소-인규산염 글래스(boro-phosphosilicate glass)(BPSG)의 층, 실리콘 산화질화물(silicon oxynitride) 층, 폴리아미드(polyimide) 층, 저(low)-K 유전체, 또는 이것들의 결합이다.
접촉 개구는 유전체 필름(210) 내에 형성되며, 도전성 플러그(213)는 접촉 개구 내에 형성된다. 도전성 플러그(213)은 티타늄/티타늄 질화물, 탄탈/탄탈 질화물(tantalum/tantalum nitride) 등과 같은 부착/장벽(adhesion/barrier) 필름(214)을 사용하여 형성된다. 텅스텐 또는 폴리실리콘 등과 같은 도전 필름 물질(216)과 이리듐(iridium)과 같은 산소 장벽 물질(oxygen barrier material)(220)이 접촉 개구 내에 형성된다. 증착 후에, 도전 필름 물질(216)과 하층 부착/장벽 물질(214)의 부분들은 도전성 플러그를 형성하도록 종래의 에칭 또는 화학적 기계적 폴리싱 공정을 사용하여 제거된다. 도전성 플러그의 상단 부분들은 그 다음에 접촉 개구 내에 홈을 형성하도록 다시 선택적으로 에칭된다. 플러그 개구의 최상단 부분으로부터 도전성 플러그 물질의 약 200 나노미터를 제거하도록 유전체 층(210)에 적당한 선택도(selectivity)를 가진 종래의 에칭 공정을 사용하여 에칭은 처리된다.
산소 장벽 물질은 접촉 개구를 완전하게 채우도록 그 다음에 기판 표면 상 및 접촉 개구 내에 증착된다. 통상적으로 산소 장벽 물질(220)은 귀금속들, 도전성 금속 산화물들을 형성할 수 있는 금속들, 도전성 금속 산화물들, 도전성 금속 질화물들, 금속 붕소화물들(borides), 금속 탄화물들 등을 포함할 수 있는 다른 도전성 물질들을 사용하여 형성된다. 이들의 예들은 이리듐(iridium), 루테늄(ruthenium), 이리듐 산화물, 루테늄 산화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 티탄늄 실리콘 질화물, 탄탈 질화물, 탄탈 알루미늄 질화물, 탄탈 실리콘 질화물을 포함한다. 증착후에, 산소 장벽 물질의 부분들은 도전성 플러그(213)를 형성하도록 종래의 에칭 또는 CMP 공정들을 사용하여 제거된다. 공정의 이 시점까지, 종래의 방법들은 도 2에 도시된 디바이스를 형성하기 위해 사용된다.
접촉 개구(113) 상에 형성된 하부 전극 포스트 구조는 도 3에서 도시된다. 하나의 실시예에서, 하부 전극 포스트(30)는 백금(platinum)을 사용하여 형성된다. 대안적으로, 하부 전극 포스트는 귀금속들 또는 도전성 금속 산화물들을 형성할 수 있는 다른 금속들 및 도전성 금속 산화물들과 도전성 금속 질화물들을 사용하여 형성된다. 이들의 예들은 이리듐, 팔라듐(palladium), 루테늄, 이리듐 산화물, 루테늄 산화물을 포함한다.
한 실시예에 있어서, 전극 포스트(30)를 형성하는데 사용되는 하부 전극 물질은 PVD를 사용하여 증착된다. 대안적으로, 하부 전극 물질은 CVD, 전기 도금 또는 무전기 도금(electroless plating)를 사용하여 형성된다. 전극 포스트를 형성하는데 사용되는 물질을 증착시킨 후에, 그 물질은 그 다음에 도 3에 도시된 바와 같이 전극 포스트(30)를 형성하도록 종래의 플라즈마 에칭 공정을 사용하여 에칭된다.
도 4는 도 3에 도시된 디바이스를 추가적으로 도시하며, 하부 포스트 전극(30) 상에 형성된 커패시터 유전체 필름(40)을 포함한다. 본 발명의 실시예들에 따라, 높은-K 유전체 물질로 형성된 커패시터 유전체 필름(40)은 CVD 증착 공정을 사용하여 형성된다. 도시된 실시예의 특정한 진전에 따라, CVD 증착 공정은 하부 전극(30) 상에 유전체의 단차를 향상시키기 위하여 증착 동안에 반응 화학종들을 교대로 턴 오프(turn off) 및 턴 온(turn on)시키는 기술을 포함한다. 본 발명의 실시예들에 따라, 증착은 바람직하게는 약 550℃ 내지 700℃의 범위 내에서, 또는 약 500℃ 내지 700℃의 범위 내에서와 같은 500℃보다 큰 온도들에서 통상적으로 수행된다. 종래의 기술에 있어서, 이 온도들에서, 증착은 물질 이동에 의해 제어되고, 결과적인 단차는 빈약해 진다. 본 발명의 실시예들에 따라 반응 화학종들을 교대로 턴 오프 및 턴 온 시킴으로써, 반응 물질들은 최종-산물 유전체 물질을 형성하도록 반응하기 전에 피처 주위에 균일하게 확산된다. 바륨 스트론튬 티타늄 산화물이 결과적인 증착 필름이 되는 실시예들에 있어서, 바륨, 스트론튬, 티타늄 프리커서들(precursors)을 포함하는 제 1 반응 물질 및 O2/N2O 혼합물을 포함하는 제 2 반응 물질은 교대로 턴 오프 및 턴 온 될 수 있다. 납 지르콘산염 티탄산염 및 탄탈 펜타옥사이드(tantalum pentaoxide)와 같은 다른 높은-K 유전체 물질들이 또한 사용될 수 있다.
도 4에 도시된 바와 같이, 전극 포스트(30)는 실질적으로 수직 부분을 가지거나 또는 실질적으로 수평 부분을 가지는 단계를 형성한다. 도시된 유전체 층은 최적 단차를 가지며, 약 1:1의 수평 부분에 대한 수직 부분 상의 층 두께 비를 가진다. 본 발명의 실시예들에 따라, 도 4에 도시된 바와 같은 1:1의 비율은 유리하게도 약 1:2(수평 상부 표면과 비교하여 수직 측벽의 1/2 두께)보다 크다.
CVD 증착 공정에 대한 타이밍 시퀀스들을 도시하는 본 발명의 실시예들이 도7-8에 도시된다. 도 7은 증착 공정 동안의 시간의 기간에 걸쳐 교대로 턴 온 및 턴 오프되는 2개의 반응 물질들(A 및 B)의 가스 유입을 도시한다. 용어들“제 1 반응 물질 A”와 “제 2 반응 물질 B”는 O2/N2O 가스 혼합물과 같은 단일 소스로부터 함께 반응실 내에서 펄스화되는 그룹 물질들로 각각 불려질 수 있음을 주목해야 한다.
반응 물질들(A 및 B)에 대한 가스 유입들은 Y축 상에 도시되며, 시간(t)는 X축상에 표시된다. 본 발명의 실시예들에 따라, 시간 t0에서 제 1 반응 물질 A는 턴 온되며, 제 2 반응 물질 B는 오프 상태로 남아있다. 약 0.1 내지 10초 사이인 시간 간격(t0-t1) 동안에, 반응 물질 A는 균일하게 피처 표면 위에 확산된다. 시간 t1에서, 반응 물질 A는 턴 오프되며, 반응 물질 B는 턴 온 된다. 반응 물질 B가 턴 온되는 시간 동안에, 반응 물질 B는 피처의 표면 상에 증착된 생성(완전히 반응됨) 필름을 형성하도록 반응 물질 A와 결합한다. 시간 t3에서, 반응 물질 B는 턴 오프된다. 시간 간격 t3-t4 동안에 반응실 내에서 공정 반응 물질들은 흐르지 않는다. 이 시간 간격 동안에, 표면 반응 산물들은 표면 상에 확산시키고, 필름 품질 및 적합성을 향상시킬 시간을 가진다. 시간 t4에서, 반응 물질 A는 다시 한번 턴 온되고 펄스 시퀀스는 계속된다. 필름이 원하는 두께로 증착될 때까지 이 펄스 시퀀스 또는 교대로 턴 온 및 턴 오프하는 공정 가스들은 계속된다(예를 들어, 적어도 10사이클들). 따라서, 일반적으로 화학 반응이 표면 확산에 관하여 발생하는 시간 동안에, 펄스 시퀀스는 반응 물질들의 부분적인 세트만이 피처 표면에 걸쳐 균일하게 확산되는 것을 허용하고, 표면에서의 반응이 피처에 걸쳐 확산할 수 있는 반응 산물들을 형성하는 것을 허용한다. 펄스 횟수는 반응의 완료 및 적절한 표면 확산을 보증하도록 최적화될 수 있다.
달리 말하면, 반응 물질 A는 t0("온”위치에 대응하여)시간에 제 1 유량률로 흐르며, 시간 t1("오프”위치에 대응하여)에서 제 2 유량률로 유입이 감소되며, 시간 t4("온”위치에 대응하여)에서 제 3 유량률로 흐른다. 이 특정 실시예서, 제 2 유량률은 약 0과 같다. 도 7이 이산적 이진(binary) 온-오프 위치들을 도시하지만, 유량률들은 온 및 오프 가스 유입들 사이의 스위칭(switching)을 순간적으로 변경하지 않는다. 따라서, 유량률들에서 변경은 램프-업(ramp-up) 및 램프-다운(ramp-down) 곡선들처럼 보다 좋게 모델링될 수 있다. 제 1 및 제 3 유량률들이 실질적으로 같지만, 이 유량률들은 기술자가 바라던 바와 다를 수 있다. 반응 물질 A와 같이, 반응 물질 B는 t1에서 제 4 유량률, t3에서 제 5 유량률 및 t5에서 제 6 유량률에서 간헐적인(intermittent) 방식으로 흐른다.
통상적으로 반응 물질들(A 및 B)는 약 0.1 내지 10 초와 같은 상대적으로 짧은 지속 기간들 동안에 턴 온 및 턴 오프된다. 또한, 증착은 진공실 내에서 수행되며, 진공 상태(대기압보다 낮은 압력)는 증착 단계들 동안에 지속된다. 대기압보다 낮은 압력은 약 0.1 내지 50 토르(Torr)의 범위 내에서와 같이 통상적으로 1E10-4 토르보다 크다.
한 실시예(도시 되지 않음)에서, 반응 물질 A만이 반응 물질 B가 일정한 유량률로 흐르는 동안에 펄스화된다. 이 접근법은 A가 턴 오프되는 시간 간격들에서 피처 표면을 걸치는 표면 반응 산물 확산(surface reaction product diffusion)을 선호한다. 증착 공정 동안에 사용되는 반응 물질들의 예들은 반응 물질 A로서 바륨 스트론튬 티타늄 및 특히 비-디케톤네이트(b-diketonate)와 같은 물질들과, 반응 물질 B로서 O2/N2O 가스 혼합물과 같은 물질을 포함한다.
대안적으로, 다른 실시예(도8)에서, 제 3 반응 물질이 반응실 내에 흐른다. 예를 들어, O2/N2O와 티타늄 및 바륨 스트론튬 프리커서들과 같은 2개의 반응 물질들은 필름을 증착시키도록 독립적으로 펄스화될 수 있다. 이 예는 반응 물질 C가 항상 턴 온되는 동안에 반응 물질들(A 및 B)이 그들의 위치에 의해 Y축 상에 표시되는 바와 같이 턴 온 및 턴 오프됨을 다시 보여준다. BST의 경우에서 이미 기술된 바와 같이, 반응 물질들의 예들은 제 1 반응 물질로서 바륨, 스트론튬을, 제 2 반응 물질 B로 티타늄 프리커서를, 제 3 반응 물질 C로 O2/N2O를 포함한다.
도 8에 있어서, 시간 t0에서 반응 물질 A는 턴 온 되고, 반응 물질 B는 턴 오프 된다. 반응 물질 C는 항상 턴 온 된다. 반응 물질 A가 일단 턴 온되면, 이것은 시간 t1까지 피처 표면을 따라 확산하고, 반응 물질 B는 턴 온되며, 반응 물질들(A 및 B)은 피처 표면 상에 증착 필름을 형성하도록 결합한다. 시간 t1과 t2사이에, 양쪽 반응 물질들(A 및 B)은 턴 온되며 증착이 발생한다. 시간 t2와 t3사이에, B의 유입은 피처 표면을 따라 확산하는 반응 물질 A와 완전히 계속해서 반응한다. 시간 t2에서, 반응 물질 A는 턴 오프되며, 반응 물질 B는 온 상태를 유지한다. 시간 간격 t3 내지 t4 동안에, 반응 산물들의 표면 확산이 표면 반응들의 완료와 더불어 발생한다. 이 펄스 시퀀스는 필요한 필름 두께에 이를 때까지 계속된다.
증착 공정 동안에, 반응 물질들(A 및 B)의 유입은 서로에 대하여 다양한 온 및 오프 단계들에서 시간 조정되도록 선택된다. 펄스 횟수는 반응 화학종들의 충분한 확산이 반응 화학종들의 반응이 발생하기 전에 발생되도록 선택 될 수 있다. 이런 식으로, 반응 물질들은 피처 표면 상에서 반응 및 증착이 발생되기 전에 피처 표면에 걸쳐서 상기 반응 물질들이 분배되도록 하여 피처 표면에 걸쳐 필름의 균일성 및 단차를 향상시킨다.
본 발명의 실시예들은 높은 온도들에서 멀티콤포넌트로 이루어진 필름들을 증착할 때 사용될 수 있다. BST가 증착된 필름인 경우에, 반응 물질들은 바륨 스트론튬 프리커서, 티타늄 프리커서, O2/N2O 혼합물을 포함할 수 있다. 멀티콤포넌트로 이루어진 필름들의 다른 예들은 스트론튬 티탄산염(STO), 납 지르콘산염 티탄산염 (PZT), 스트론튬 비스무트 탄탈레이트(SBT) 및 탄탈 펜트옥사이드(Ta2O5)를 포함한다.
도 5는 커패시터 유전체 필름(40)의 위에 놓인 부분들을 형성하는 도전 필름(50)을 더 포함한다. 도전 필름(50)은 낮은 커패시터 전극(30)을 형성하도록 이전에 기술된 것들과 유사한 공정들과 물질들을 사용하여 형성된다. 2개의 커패시터 전극들(30 및 50)은 같거나 다른 도전 물질들을 포함할 수 있다. 낮은 커패시터 전극, 커패시터 유전체(40)와 상부 커패시터 전극(50)의 결합은 커패시터를 형성한다. 도 6에 도시된 바와 같이, 절연 층(60)은 상부 커패시터 전극(50) 상에 형성된다. 상부 커패시터 전극 (50), 커패시터 유전체 필름(40), 및 낮은 전극(30)의 결합은 커패시터를 형성한다. 트랜지스터(218), 산소 장벽 물질(220), 및 도전 필름 물질(216)(스토리지 노드(storage node))의 조합과, 커패시터는 통상적인 다이나믹 랜덤 액세스 메모리(DRAM) 비트 셀을 형성한다. 다른 전기적 연결들이 만들어질 수 있으나 도 6에서는 도시되지 않는다. 또한, 다른 레벨 간 유전체 층들과 상호 접속 레벨들은 더 복잡한 반도체 디바이스를 형성하도록 제공될 수 있다.
도 6이 도 4에 도시된 하부 전극 구성에 따른 완성된 커패시터 구조를 가지는 디바이스를 포함한다. 그러나, 커패시터 구조들은 왕관(crown) 및 상감세공(inlaid)을 한 구조들을 포함하는 다른 하부 전극 구성들과 유사하게 또한 완성될 수 있다. 당업자들은 이들 커패시터 구조들을 형성하는 이점들 및 다양한 방법들을 이해한다.
유전체 물질들을 증착하는 방법들은 상기 기술에 알려져 있다. 본 발명의 실시예들은 피처 표면들위에 증착된 필름의 균일성을 향상시키도록 CVD 공정에서 반응 물질들을 턴 오프 및 턴 온시키는 타이밍 시퀀스들을 변경할 수 있다. 종래 기술에서, 증착된 필름들의 단차를 향상시키는 현재 사용되는 하나의 방법은 낮은 온도에서 필름들을 증착시키는 방법을 포함한다. 이는 유전체 물질의 결정성을 향상시키도록 높은 온도에서 부가적인 어닐링의 사용을 필요로 한다. 이는 공정을 복잡하게 하고, 다른 통합 문제들을 발생시킨다.
본 발명의 실시예들을 사용하여, 멀티콤포넌트로 이루어진 고유전 필름의 단차는 높은 온도에서 증착되는 동안에 정확히 제어된다. 부가적인 이점들은 필름이 높은 온도에서 증착되기 때문에, 탄소 및 다른 불순물들이 휘발되며 따라서 필름 내에 포함되지 않는다. 또한, 높은 온도에서, 높은 증착률들이 성취되며, 결과적인 최종 증착 필름의 결정성이 향상된다. 또한, 본 발명의 실시예들을 사용하는 이점은 피처들의 모양비가 증가함에 따라 점점 더 중요하게 된다. 또한, 멀티콤포넌트 및 단일 콤포넌트 필름들을 증착하는 이런 방법은 CVD 증착 공정 내에 통합될 수 있고, 제어 될 수 있는 필름 재질과 단차의 공정 파라미터로 사용된다. 단지 높은-K 유전체 필름들만을 사용하도록 제한적이지 않고, CVD에 의해 임의의 필름들이 증착된다. 따라서, 본 발명의 실시예들에 따라 종래 기술을 통한 이점들을 제공하는 커패시터 유전체를 형성하는 공정 및 커패시터 구조가 제공되었음이 명백하다.
앞의 명세서에서, 본 발명은 특정 실시예들에 관해 기술되었다. 그러나, 당업자는 다양한 변경들과 변화들이 본 발명의 범위를 이탈하지 않고 행해짐을 이해하며, 이는 아래의 청구 범위에서 기술될 것이다. 따라서, 명세서 및 도면들은 제한적인 관점이기 보다 설명적인 관점에 관한 것으로 여겨지며, 모든 그러한 변경들은 본 발명의 범위 내에 포함되는 것으로 간주된다. 청구 범위에서, 수단 및 기능 항들은 인용된 기능들을 수행하는 본원에 기술된 구조들을 커버한다. 수단 및 기능 항들은 인용된 기능들을 수행하는 등가적인 구조들과 구조적 등가성을 또한 커버한다.

Claims (5)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 기판(10)을 제공하는 단계;
    진공실 내에 상기 반도체 기판(10)을 위치시키고, 상기 반도체 기판을 대기압보다 낮은 압력(sub-atmospheric pressure)을 받게 하는 단계; 및
    상기 대기압보다 낮은 압력을 유지하면서, 순차적으로 (ⅰ) 제 1 반응 물질을 제 1 유량률로 상기 진공실 내로 유입시키고, (ⅱ) 상기 진공실 내로의 상기 제 1 반응 물질의 유입을 제 2 유량률로 감소시키고, (ⅲ) 상기 진공실 내로의 상기 제 1 반응 물질의 유입을 제 3 유량률로 증가시킴으로써, 상기 반도체 기판 상에 층(40)을 증착하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  2. 반도체 디바이스를 형성하는 방법에 있어서,
    진공실 내에 반도체 기판(10)을 위치시키는 단계;
    대기압보다 낮은 압력까지 상기 진공실을 배기시키는 단계;
    상기 진공실 내로 제 1 반응 물질을 유입시키는 단계; 및
    상기 진공실 내로 제 2 반응 물질을 유입시키는 단계를 포함하며, 상기 반도체 기판(10) 상에 층(40)을 형성하기위해, 상기 제 1 반응 물질 및 상기 제 2 반응 물질을 사용하는 증착 공정 동안에, 상기 제 2 반응 물질의 유량률은 제 1 유량률로부터 제 2 유량률로 교대로 변경되며, 상기 제 2 유량률은 제 1 유량률과 다른, 반도체 디바이스 형성 방법.
  3. 반도체 디바이스를 형성하는 방법에 있어서,
    진공실 내에 반도체 기판(10)을 위치시키는 단계;
    대기압보다 낮은 압력으로까지 상기 진공실을 배기시키는 단계;
    상기 진공실 내로 제 1 반응 물질을 유입시키는 단계;
    상기 진공실 내로 적어도 제 2 반응 물질을 유입시키는 단계; 및
    상기 반도체 기판(10) 상에 층(40)의 형성 동안 상기 제 1 반응 물질 및 상기 적어도 제 2 반응 물질중 적어도 하나의 물질의 유량률을 교대로 변경시키는 단계를 포함하며, 상기 층(40)은 바륨 스트론튬 티탄산염(barium strontium titanate), 스트론튬 티탄산염(strontium titanate), 납 지르콘산염 티탄산염(lead zirconate titanate), 스트론튬 비즈머스 탄탈레이트(strontium biszmuth tantalate), 및 탄탈 펜트옥사이드(tantalum pentoxide)로 구성된 그룹에서 선택된 물질을 포함하는, 반도체 디바이스 형성 방법.
  4. 반도체 디바이스를 형성하는 방법에 있어서,
    화학 기상 증착실 내에 반도체 기판(10)을 위치시키는 단계;
    0.1-50 토르 범위의 압력까지 상기 화학 기상 증착실을 배기시키는 단계;
    상기 화학 기상 증착실로 제 1 반응 물질을 유입시키는 단계;
    상기 진공실 내로 적어도 제 2 반응 물질을 유입시키는 단계; 및
    상기 반도체 기판(10) 상에 유전체 층(40)의 형성 동안 상기 제 1 반응 물질 및 상기 적어도 제 2 반응 물질중 적어도 하나의 물질의 유량률을 교대로 변경시키는 단계를 포함하며, 유전체 층의 형성 동안의 온도는 500-700℃의 범위 내에 있고, 상기 유전체 층(40)은 바륨(barium), 스트론튬(strontium), 티타늄(titanium), 및 산소(oxygen)를 포함하는, 반도체 디바이스 형성 방법.
  5. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 기판(10) 상에 제 1 커패시터 전극(30)을 형성하는 단계;
    진공실 내에 상기 반도체 기판(10)을 위치시키는 단계;
    대기압보다 낮은 압력까지 상기 진공실을 배기시키는 단계;
    상기 진공실 내로 제 1 반응 물질을 유입시키는 단계;
    상기 진공실 내로 적어도 제 2 반응 물질을 유입시키는 단계;
    상기 제 1 커패시터 전극(30) 상에 커패시터 유전체 층(40)을 형성하는 동안에 상기 제 1 반응 물질과 상기 적어도 제 2 반응 물질중 적어도 하나의 물질의 유량률을 교대로 변경시키는 단계;
    상기 진공실로부터 상기 반도체 기판(10)을 제거하는 단계; 및
    상기 커패시터 유전체 층 상에 제 2 커패시터 전극(50)을 형성하는 단계를 포함하는, 반도체 디바이스 형성 방법.
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