KR100604666B1 - 반도체 소자의 ｓｉｓ 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 MPS 가 형성된 하부전극에 인(P) 도핑을 진행한 후, 도핑된 인 이온의 농도가 최적화되도록 활성화시키는 공정을 인시츄로 도입하고, 또한 상부전극까지 완료된 이후에 2 차례의 열공정을 도입하여 단위 셀당 캐패시턴스를 증가시킨 발명이다. 이를 위한 본 발명은, 반도체 기판 상에 MPS 가 형성된 폴리실리콘 하부전극을 형성하는 단계; 상기 하부전극 표면에 대해 HF 또는 BOE를 이용한 세정공정을 진행하는 단계; 상기 하부전극에 대해 PH₃ 도핑과 질화처리를 인시츄로 진행하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 상기 유전막 상에 폴리실리콘 상부전극을 형성하는 단계; 상기 상부전극과 상기 하부전극의 활성화를 위하여 급속열처리공정을 진행하는 단계; 상기 상부전극 상에 층간절연막을 형성하는 단계; 상기 층간절연막이 형성된 구조물에 대해 퍼니스 열처리를 진행하는 단계; 및 상기 상부전극과 연결되는 금속배선을 형성하는 단계를 포하여 이루어진다.

캐패시턴스, SIS 캐패시터, PH3 도핑농도

Description

반도체 소자의 ＳＩＳ 캐패시터 제조방법{FABRICATING METHOD OF SIS CAPACITOR IN SEMICONDUCTOR DEVICE}

도1a 내지 도1h는 종래기술에 따른 SIS 캐패시터 제조방법을 도시한 공정단면도,

도2a 내지 도2j는 본 발명의 일실시예에 따른 SIS 캐패시터 제조방법을 도시한 공정단면도,

도3은 온도에 따른 P 이온의 농도 프로파일을 도시한 그래프,

도4는 세정공정의 종류에 따른 P 이온의 농도 프로파일을 도시한 그래프.

*도면의 주요부분에 대한 부호의 설명*

30 : 기판 31 : 층간절연막

32 : 플러그 폴리실리콘 33 : 질화막

34 : 캐패시터 산화막 35 : 캐패시터 홀

36 : 스토리지 노드 폴리실리콘 37 : MPS

38 : 질화막 39 : 유전막

40 : 플레이트 폴리실리콘 41 : 금속배선전 절연막

본 발명은 반도체 소자의 SIS(Silicon-Insulator-Silicon) 캐패시터 제조방법에 관한 것으로, 특히 MPS 가 형성된 하부전극에 인(P) 도핑을 진행한 후, 도핑된 인 이온의 농도가 최적화되도록 활성화시키는 공정을 이용하여 폴리실리콘 하부전극에서 발생하는 공핍층을 없애, 캐패시터의 누설전류 특성은 동일한 수준으로 유지하면서 단위 셀당 캐패시턴스는 증가시킨 발명이다.

반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 기억정보의 기본 단위인 1비트를 기억시키는 메모리 셀의 면적이 점차 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소시킬 수는 없는 바, 이는 소프트 에러(Soft Error)를 방지하고 안정된 동작을 유지하기 위해서 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다.

따라서, 제한된 셀 면적내에 메모리 캐패시터의 용량을 적정값 이상으로 유지시키기 위한 연구가 요구되고 있으며, 이는 대개 3가지 방법으로 나뉘어 진행되어 왔다. 즉, 유전막의 두께 감소, 캐패시터의 유효면적의 증가, 비유전율이 높은 재료의 사용 등이 고려되어 왔다.

이중에서 캐패시터 전극의 유효면적을 증가시키는 방법으로는 실린더(cylinder)형, 핀(pin)형 등의 입체적인 구조를 가지는 전극이 제안되었고, 또는 전극 표면에 울퉁불퉁한 준안정성 폴리실리콘(Metastable Polysilicon : 이 하, MPS)을 성장시킴으로써 전극의 표면적을 증대시킨 MPS 캐패시터가 제안되었다. 여기서 MPS는 반구형 그레인(Hemispherical Grain : HSG) 라고도 하며, 이하에서는 종래기술에 따라 MPS를 도입한 캐패시터 제조공정을 설명한다.

도1a 내지 도1h는 종래기술에 따른 MPS 캐패시터 제조공정을 도시한 공정단면도로서 이를 참조하면 먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 이후에 층간절연막(11)을 관통하여 반도체 기판(10)과 접속되는 플러그 폴리실리콘(12)을 형성한다.

다음으로 플러그 폴리실리콘(12)을 포함하는 층간절연막(11) 상에 질화막(13)과 캐패시터 산화막(14)을 적층하여 형성한다.

이후, 도1b에 도시된 바와 같이 적절한 마스크(미도시)를 이용한 식각공정을 진행하여 캐패시터 산화막(14) 및 질화막(13)을 일정부분 제거하여 플러그 폴리실리콘(12)을 노출시키는 캐패시터 홀(15)을 형성한다. 여기서, 질화막(13)은 캐패시터 산화막(14)을 식각하는 공정의 식각정지막으로 사용된다.

다음으로 도1c에 도시된 바와같이 캐패시터 산화막막(14)의 표면 및 캐패시터 홀(15)의 단차를 따라 폴리실리콘 하부전극(16)을 증착한다. 이어서, 도1d에 도시된 바와같이 화학기계연마(Chemical Mechnical Polishing : CMP)나 에치벡(etchback) 공정을 적용하여 웨이퍼 전면에 증착된 폴리실리콘 하부전극(16)을 각 셀 단위로 분리시킨다.

다음으로 도1e에 도시된 바와같이 하부전극의 표면에 준안정성 폴리실리콘(MPS)(17)을 형성하여 하부전극의 표면적을 증대시킨다. 이후, 폴리실리 콘 하부전극의 저항을 낮춰주기 위해 플라즈마 챔버내에서 PH₃ 도핑공정이 진행된다.

다음으로 도1f에 도시된 바와같이 MPS(17)를 포함하는 폴리실리콘 하부전극 상에 유전막(18)을 증착하고 유전막내의 불순물 제거 및 유전막의 특성향상을 위한 열처리가 진행된다.

이후에 도1g에 도시된 바와같이 유전막(18) 상에 폴리실리콘 상부전극(19)이 증착되며, 적절한 마스크 공정을 통해 셀 영역 이외의 영역에 형성된 상부전극 및 유전막을 제거하는 패터닝 공정이 수행된다.

이후에, 도1h에 도시된 바와같이 상부전극(19)을 덮는 금속배선전 절연막(20)을 형성하고 이를 선택적으로 식각하여 상부전극(19)과 금속배선(21)을 연결하기 위한 콘택홀을 형성한다. 이후에 알루미늄 등의 금속배선(21)을 형성하여 상부전극과 전기적 연결을 하게 된다.

이와같이 진행되는 종래기술에서는 다음과 같은 문제점이 제기되었다.

먼저, MPS 형성이후, 고 유전율을 갖는 유전막이 증착됨에 따라 유전막 증착시 폴리실리콘 하부전극에서 공핍층이 발생하여 캐패시턴스가 감소하는 문제가 있었다. 또한, 유전막 증착 공정에서 폴리실리콘 하부전극이 산화되기 때문에, 폴리실리콘 하부전극의 표면에 약 10Å 정도의 얇은 두께를 갖는 산화막이 생성되어 캐패시턴스의 감소를 초래하고 있다.

실제로, 100nm 디자인 룰을 적용하는 메모리 소자에서, Al₂O₃ 유전막을 이용 하여 2250nm 의 높이를 갖는 캐패시터를 제조할 경우, 셀당 확보할 수 있는 캐패시턴스는 23fF/cell 밖에 되지 않기 때문에, DRAM 동작에 필요한 최소 캐패시턴스를 확보할 수 없는 문제가 발생하였다.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 유전막 증착전에 전처리를 실시하고 상부전극 형성후 2번의 열처리를 적용하여 셀당 캐패시턴스를 증가시킨 반도체 소자의 SIS 캐패시터 제조방법을 제공함을 그 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 MPS 가 형성된 폴리실리콘 하부전극을 형성하는 단계; 상기 하부전극 표면에 대해 HF 또는 BOE를 이용한 세정공정을 진행하는 단계; 상기 하부전극에 대해 PH₃ 도핑과 질화처리를 인시츄로 진행하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 상기 유전막 상에 폴리실리콘 상부전극을 형성하는 단계; 상기 상부전극과 상기 하부전극의 활성화를 위하여 급속열처리공정을 진행하는 단계; 상기 상부전극 상에 층간절연막을 형성하는 단계; 상기 층간절연막이 형성된 구조물에 대해 퍼니스 열처리를 진행하는 단계; 및 상기 상부전극과 연결되는 금속배선을 형성하는 단계를 포함하여 이루어진다.

폴리실리콘 하부전극에서의 공핍층 발생, 유전막 증착시 폴리실리콘 하부전극 표면에서의 산화막 생성으로 인해 캐패시턴스가 감소하는 종래기술의 문제점을 해결하기 위하여 본 발명에서는 다음과 같은 방법을 사용하였다.

먼저, 유전막 증착전에 폴리실리콘 하부전극에 대한 세정공정을 진행하였으며, 또한 PH₃ 도핑공정 및 질화처리를 인시츄로 진행하였다. 이와같은 공정을 통해 폴리실리콘 하부전극 내의 P 도핑농도를 증가시킬 수 있어 공핍층을 감소시킬 수 있었으며, 질화처리를 통해서는 산화막의 생성을 억제할 수 있었다. 이러한 공정을 통해서 종래기술보다 셀당 캐패시턴스를 2fF/cell 정도 더 얻을 수 있었다.

그리고, 본 발명에서는 캐패시터 상부전극 증착 후, 상부전극 패터닝 공정이 진행된 다음에, 급속열처리(RTP)를 적용함으로서 종래기술보다 셀당 캐패시턴스를 1fF/cell 정도 더 얻을 수 있었다.

마지막으로 본 발명에서는, 전술한 RTP 공정 이후에 상부전극을 덮는 금속배선전 절연막까지 형성하고 나서, 고온의 퍼니스 열처리를 적용함으로서 종래기술보다 셀당 캐패시턴스를 1fF/cell 정도 더 얻을 수 있었다.

결과적으로 본 발명을 통해서는 종래기술보다 셀당 캐패시턴스가 4fF 정도 향상되는 효과가 있었으며 따라서, 현재 100nm 급 디바이스에서 필요한 27fF/cell 을 확보할 수 있어 안정적인 동작이 가능한 메모리 소자제작이 가능해 졌다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

도2a 내지 도2j는 본 발명의 일실시예에 따른 캐패시터 제조공정을 도시한 공정단면도로서 이를 참조하여 본 발명의 일실시예를 설명한다.

먼저, 도2a에 도시된 바와같이 반도체 기판(30) 상에 층간절연막(31)을 형성하고, 이후에 층간절연막(31)을 관통하여 반도체 기판(30)과 접속되는 플러그 폴리실리콘(32)을 형성한다.

다음으로 플러그 폴리실리콘(32)을 포함하는 층간절연막(31) 상에 질화막(33)과 캐패시터 산화막(34)을 적층하여 형성한다. 캐패시터 산화막(34)으로는 PSG(Phospo Silicate Glass), USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate) 등이 사용되며, 그 높이는 15000 ∼ 30000Å 정도로 한다.

이후, 도2b에 도시된 바와 같이 적절한 마스크(미도시)를 이용한 식각공정을 진행하여 캐패시터 산화막(34) 및 질화막(33)을 일정부분 제거하여 플러그 폴리실리콘(32)을 노출시키는 캐패시터 홀(35)을 형성한다. 여기서, 질화막(313)은 캐패시터 산화막(34)을 식각하는 공정의 식각정지막으로 사용된다.

이어서, 도2c에 도시된 바와같이 캐패시터 산화막(34)의 표면 및 캐패시터 홀(35)의 단차를 따라 하부전극(36)을 형성하는 공정이 수행된다. 도2c에는 하나의 막(36)으로 폴리실리콘 하부전극을 표현하였으나, 실제로는 도핑된 실리콘 및 비도 핑된 실리콘 막으로 이루어져 있다.

즉, 하부전극을 형성하는 공정은 500 ∼ 530℃ 에서 진행되며, 먼저 도핑된 실리콘을 형성하고 이어서 인시츄(in-situ) 공정으로 비도핑된 실리콘을 형성하는 순서로 진행된다.

도핑된 실리콘을 먼저 형성하고 후속으로 비도핑된 실리콘을 형성하는 방법으로는, SiH₄ 가스 및 PH₃ 가스를 이용하여 도핑된 실리콘을 증착하고 그 후, SiH ₄ 가스만을 반응가스로 사용하여 비도핑 실리콘을 증착하는 방법을 사용할 수 있다.

여기서, 도핑된 실리콘은 100 ∼ 300Å 의 두께를 갖으며, 비도핑된 실리콘의 두께는 100 ∼ 300Å 정도로 하여, 전체 실리콘 하부전극의 두께는 300 ∼ 600Å 수준으로 형성하되, 비정질 상태를 유지한다. 이는, 후속 MPS 가 비정질 실리콘 상에 형성되기 때문이다.

그리고, 도핑된 실리콘 내의 인(P) 농도는 SIMS 분석 데이터로 1 ×10²⁰ ∼ 3 ×10²¹ atom/cm³ 의 수준을 유지하도록 도핑시킨다. 도핑된 실리콘의 인(P)의 농도가 높으면, 공핍층의 형성을 억제할 수 있기 때문에 캐패시턴스 확보에 유리하지만, 온도조절을 통해 P 농도를 높게 유지하는 방법은 한계가 있다. 이를 도3을 참조하여 상술한다.

도3은 하부전극에 도핑된 인(P)의 도핑농도 프로파일을 도시한 도면으로 이를 참조하면, 낮은 온도에서는 도핑 효과가 낮은 것을 알 수 있다. 때문에, 온도를 올리게 되면 인의 도핑농도를 올릴 수 있으나, 일정온도 이상에는 트랜지스터가 손 상을 입기 때문에, 온도를 조절하여 인의 도핑농도를 증가시키는 방법은 한계가 있다.

이와같이 도핑된 실리콘 및 비도핑된 실리콘으로 이루어진 하부전극을 형성한 다음에, 도2d에 도시된 바와같이 화학기계연마(Chemical Mechnical Polishing : CMP)나 에치벡(etchback) 공정을 적용하여 웨이퍼 전면에 증착된 실리콘 하부전극(36)을 각각의 셀 단위로 분리시킨다.

다음으로 도2e에 도시된 바와같이 하부전극의 표면에 MPS(37)를 형성하여 하부전극의 표면적을 증대시킨다.

MPS(37)를 형성하는 공정은, 550 ∼ 700℃ 의 온도에서 2 ∼ 20 sccm 유량의 Si2H₆ 가스를 이용하여 진행되며, heat up 시간은 50 초 정도로 한다. 또한, vent 시간은 10 초 정도로 진행하며, MPS 성장을 위한 시드(seed)층을 준비하는 시간은 100 ∼ 300초 정도, 어닐링 시간은 250 ∼ 400 초 정도로 진행한다.

이와같이 MPS 성장 이후, 유전막 증착 전에 본 발명의 일실시예에 따른 전 처리 공정이 진행된다.

본 발명의 일실시예에 따른 전처리 공정은 세정공정, PH₃ 도핑공정 및 질화처리 순으로 진행되며, PH₃ 도핑공정 및 질화처리는 퍼니스에서 인시츄로 진행된다.

우선, 본 발명의 일실시예에 따른 세정공정에 대해 도4를 참조하여 설명하면 다음과 같다. 도4는 본 발명의 일실시예에 따른 전처리 공정 이후에 하부전극 내의 P 농도를 비교하여 도시한 그래프로서, 세정공정에서 차이가 있는 경우를 도시한 그래프이다.

즉, 도4에서 'NF' 이라고 표시된 선은 SC-1 세정액을 이용하여 세정한 다음, HF계열 또는 BOE를 이용하여 세정공정을 진행한 경우를 나타내며, 'FN' 라고 표시된 선은 그 순서가 바뀐 경우이다.

즉, 'FN' 라고 표시된 선은, 먼저 HF 계열 또는 BOE를 이용하여 세정공정을 진행한 후에, SC-1 세정액을 이용하여 세정공정을 진행한 경우이다. 여기서 'N' 은 SC-1 세정액(NH₄OH + H₂O₂ + DI)을 나타내며, 'F' 는 HF 계열 또는 BOE 용액(HF + NH₄F)을 의미한다.

도4를 참조하면, N-F 순서로 세정공정을 진행한 경우에, 인(P)의 농도가 더 높은 것을 알 수 있다. 이는, 세정공정 이후에 인시츄로 PH₃ 도핑공정 및 질화처리가 진행되는 바, last 세정처리(마지막 순서로 HF 또는 BOE를 이용한다는 뜻)인 HF 또는 BOE에 의해 자연산화막이 제거된 상태에서 PH₃ 도핑공정이 진행될 때 도핑이 더 잘되기 때문인 것으로 여겨진다.

때문에 본 발명의 일실시예에서는 N-F 순서로 세정공정이 진행된 다음, 도2f에 도시된 바와같이 퍼니스에서 인시츄로 진행되는 PH₃ 도핑공정 및 질화처리가 수행된다.

여기서, PH₃ 도핑공정은 500 ∼ 650℃ 의 온도, 5 ∼ 20 torr 의 압력, 1 ∼ 2 시간동안 진행된다. 이어서, 인시츄로 질화처리가 진행되는데, 질화처리는 650 ∼ 800℃ 의 온도, 5 ∼ 30 torr 의 압력, 30 ∼ 120 분의 시간동안 진행되며, 그 결과 폴리실리콘 하부전극상에 5 ∼ 15 Å 두께의 Si₃N₄ 막(38)이 형성된다.

이와같이 본 발명에서는 유전막 형성 전에, HF 또는 BOE를 마지막 순서로 적용하는 세정공정을 진행하여 후속 PH₃ 도핑공정을 용이하게 하였으며 후속으로, 퍼니스에서 인시츄로 PH₃ 도핑공정 및 질화처리를 진행하였다.

본 발명에서는 인시츄로 진행된 PH₃ 도핑공정 및 질화처리 공정을 통해, 도핑된 인(P) 이온이 최적으로 활성화되어 하부전극 내의 P 이온농도를 증가시킬 수 있었으며, 또한 질화처리 공정을 통해 폴리실리콘 하부전극 상에 5 ∼ 15Å 정도의 얇은 두께를 갖는 Si₃N₄ 막을 형성하여 하부전극의 산화를 방지하였다.

즉, 하부전극내 P 도핑농도가 증가하였으므로, 공핍층의 발생을 억제하여 캐패시턴스의 증가를 꾀할 수 있었으며, 또한 유전막 증착시 하부전극이 산화되어 캐패시턴스가 감소하는 것을 방지할 수 있었다.

이와같이 본 발명의 일실시예에서는 전술한 세정 및 전처리 공정을 통해, 셀 당 캐패시턴스를 2 fF/cell 정도 증가시킬 수 있었다.

다음으로 도2g에 도시된 바와같이 하부전극(37) 상에 형성된 Si₃N₄ 막(38) 상에 유전막(39)을 증착하는 공정이 진행된다.

유전막으로는 Al₂O₃, HfO₂, Ta₂O₅ 등이 사용가능하며, 이중에서 원자층 증착법(Atomic Layer Deposition : ALD 법을 이용하여 Al₂O₃ 막을 증착하는 경우를 설명하면 다음과 같다.

① 먼저, 알루미늄 소스인 Tri Methyl Aluminum(TMA, Al(CH3)3)을 0.1 ∼ 5 초 동안 플로우 시켜 하부전극의 표면에 흡착시킨다.

② 다음으로 퍼지(purge)가스를 이용하여 전술한 흡착반응에 기여하지 못하는 잉여의 Al 소스를 제거하는 퍼지(purge) 단계가 진행된다. 퍼지가스로는 N₂ 가스가 사용되며, 0.1 ∼ 5 초 동안 N₂ 가스를 플로우 시킨다.

③ 다음으로 표면에 흡착된 알루미늄 소스와 반응을 위해 반응가스인 O₃ 가스를 0.1 ∼ 5 초동안 플로우 시킨다.

④ 다음으로 퍼지(purge)가스를 이용하여 미반응인 O₃ 가스를 제거하는 퍼지(purge) 단계가 진행된다. 퍼지가스로는 N₂ 가스가 사용되며, 0.1 ∼ 5 초 동안 N₂ 가스를 플로우 시킨다.

⑤ ①∼④ 단계를 반복적으로 수행하여 원하는 두께의 Al₂O₃ 막을 형성한다.

그리고, 이와같은 ALD 공정이 진행되는 챔버내의 압력은 0.1 ∼ 10 torr를 유지하며, 공정온도는 25 ∼ 500℃ 로 하여 30 ∼ 100Å 두께의 Al₂O₃ 막을 형성한다.

이와같이 Al₂O₃ 유전막(39)을 증착한 다음에, 유전막내의 불순물 제거를 통해 유전막의 특성을 향상시키기 위한 열처리가 진행된다. 이러한, 열처리는 N₂ 분위 기에서 RTP 처리하거나 또는 퍼니스 열처리를 이용할 수도 있다.

퍼니스 열처리의 경우, 500 ∼ 750℃ 에서, 10 ∼ 60 분 동안 50 ∼ 760 torr 의 압력에서 진행되며, RTP 열처리의 경우, 500 ∼ 800℃ 에서, 10 ∼ 300 초 동안 50 ∼ 760 torr 의 압력하에서 진행된다.

다음으로 도2h에 도시된 바와같이 n형으로 도핑된 폴리실리콘 상부전극(40)을 형성하는 공정이 진행된다. n형으로 도핑된 폴리실리콘 상부전극(40)은 1500 ∼ 3000Å 의 두께를 갖게 형성되며, 이후 적절한 마스크를 이용하여 셀 영역 이외의 영역에 형성된 상부전극(40) 및 유전막(39) 등을 제거하는 패터닝 공정이 수행된다.

이후에, 도2i에 도시된 바와같이, 폴리실리콘 상부전극(40)과 폴리실리콘 하부전극(37) 내 불순물의 활성화를 위하여 급속열처리공정(RTP :Rapid Thermal Process)이 진행된다. 즉, 800 ∼ 900℃ 의 온도에서 10 ∼ 300 초 동안 N₂ 분위기에서 RTP 공정이 진행되며, 본 발명의 일실시예에서는 이러한 RTP 공정을 통해 각 셀당 캐패시턴스를 1fF/cell 정도 증가시킬 수 있었다.

본 발명에서는 이와같이 금속배선전 절연막(41)이 증착된 이후에, 최종적으로 고온의 퍼니스 열처리를 진행하여 하부전극을 활성화 시킴으로써 셀당 캐패시턴스를 증가시켰다. 이때의 공정조건은 700 ∼ 800℃ 의 온도에서 10 ∼ 60 분 동안 N₂ 분위기에서 진행된다.

본 발명의 일실시예에서는 상부전극까지 완료되고, 금속층간 절연막까지 증 착된 이후에 고온의 퍼니스 열처리를 적용하여 각 셀당 캐패시턴스를 1fF/cell 정도 증가시킬 수 있었다.

다음으로 도2j에 도시된 바와같이 상부전극을 덮는 금속배선전 절연막(41)이 증착된다. 이후에 도2j에 도시되진 않았지만, 상부전극과 금속배선을 전기적으로 연결하기 위한 잇는 콘택형성 공정 및 금속배선 형성공정이 진행된다.

이와같이 본 발명에서는 유전막 증착전에 전세정 및 전처리(PH₃ 도핑공정 및 질화처리) 공정을 통해 2fF/cell 이 증가하였으며, 상부전극 패터닝 후 수행되는 RTP 공정을 통해 1fF/cell 이 더 증가하였으며, 또한 금속배선전 절연막 형성후 수행되는 고온의 퍼니스 열처리를 통해 1fF/cell 이 증가하였다.

결과적으로 본 발명을 적용할 경우, 종래보다 4fF/cell 을 더 확보할 수 있어 100nm 디바이스에서 필요한 셀당 캐패시턴스를 확보할 수 있어 안정적인 소자동작이 가능해 졌다.

또한, 동일한 캐패시턴스를 확보하기 위해, HfO₂/Al₂O₃ 2중 유전막을 이용하는 경쟁사의 공정에 비해 공정단가 뿐만 아니라 제조공정도 단순화되는 장점이 있다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.

본 발명을 적용할 경우, 종래기술보다 셀당 캐패시턴스를 4fF/cell 정도 더 얻을 수 있기 때문에, 100nm 디바이스에서 필요한 셀당 캐패시턴스인 27fF/cell를 확보할 수 있어, 안정적인 소자동작이 가능해진 장점이 있으며, 또한, 동일한 캐패시턴스를 확보하기 위해, HfO₂/Al₂O₃ 2중 유전막을 이용하는 공정에 비해 공정단가 뿐만 아니라 제조공정도 단순화되는 장점이 있다.

Claims (9)

1. 반도체 기판 상에 MPS 가 형성된 폴리실리콘 하부전극을 형성하는 단계;

   상기 하부전극 표면에 대해 HF 또는 BOE를 이용한 세정공정을 진행하는 단계;

   상기 하부전극에 대해 PH₃ 도핑과 질화처리를 인시츄로 진행하는 단계;

   상기 하부전극 상에 유전막을 형성하는 단계;

   상기 유전막 상에 폴리실리콘 상부전극을 형성하는 단계;

   상기 상부전극과 상기 하부전극의 활성화를 위하여 급속열처리공정을 진행하는 단계;

   상기 상부전극 상에 층간절연막을 형성하는 단계;

   상기 층간절연막이 형성된 구조물에 대해 퍼니스 열처리를 진행하는 단계; 및

   상기 상부전극과 연결되는 금속배선을 형성하는 단계

   를 포함하여 이루어지는 반도체 소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 HF 또는 BOE를 이용한 세정공정을 진행하는 단계는,

   HF 또는 BOE를 이용한 세정을 마지막 단계로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 하부전극에 대한 PH₃ 도핑과 질화처리를 인시츄로 진행하는 단계에서,

   상기 PH₃ 도핑공정은 500 ∼ 650℃ 의 온도, 5 ∼ 20 torr 의 압력, 1 ∼ 2 시간 동안 진행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 제 1 항에 있어서,

   상기 하부전극에 대한 PH₃ 도핑과 질화처리를 인시츄로 진행하는 단계에서,

   상기 질화처리는 650 ∼ 800℃ 의 온도, 5 ∼ 30 torr 의 압력, 30 ∼ 120 분의 시간 동안 진행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
5. 제 1 항에 있어서,

   상기 상부전극과 상기 하부전극의 활성화를 위하여 급속열처리공정을 진행하는 단계는,

   800 ∼ 900℃ 의 온도에서 10 ∼ 300 초 동안 N₂ 분위기에서 진행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
6. 제 1 항에 있어서,

   상기 퍼니스 열처리를 진행하는 단계는,

   700 ∼ 800℃ 의 온도에서 10 ∼ 60 분 동안 N₂ 분위기에서 진행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
7. 제 1 항에 있어서,

   상기 반도체 기판 상에 MPS 가 형성된 폴리실리콘 하부전극을 형성하는 단계는,

   상기 반도체 기판 상에 인이 도핑된 실리콘을 먼저 형성하고 후속으로 비도핑된 실리콘을 형성하는 단계;

   상기 도핑된 실리콘 및 비도핑된 실리콘으로 이루어진 하부전극을 각각의 셀 단위로 분리시키는 단계; 및

   상기 하부전극의 표면에 MPS를 형성하는 단계

   를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
8. 제 7 항에 있어서,

   상기 반도체 기판 상에 인이 도핑된 실리콘을 먼저 형성하고 후속으로 비도핑된 실리콘을 형성하는 단계는,

   SiH₄ 가스 및 PH₃ 가스를 이용하여 도핑된 실리콘을 증착한 후, SiH₄ 가스만을 반응가스로 사용하여 비도핑 실리콘을 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
9. 제 8 항에 있어서,

   상기 도핑된 실리콘 내의 인 농도는 SIMS 분석 데이터로 1 ×10²⁰ ∼ 3 ×10²¹ atom/cm³ 인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.

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