KR101051155B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판을 식각하여 형성된 리세스 내에 폴리 실리콘층을 형성한 후, MPS(Metastable Polysilicon) 성장 공정을 실시하여 반도체 기판 표면에 반구 형상을 갖는 MPS를 형성하고, 반도체 기판상에 이온 주입을 실시한 후, 습식 식각을 이용하여 MPS 및 이온 주입된 반도체 기판을 식각함으로써 리세스 게이트의 채널 길이를 증가시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 수율을 높일 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성 영역과 게이트 사이의 접촉 면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 활성 영역(110)을 정의하는 소자분리막(120)을 형성한다. 다음에는, 활성 영역(110)을 식각하여 리세스(Recess, 130)를 형성한다. 이후, 상기 리세스(130)를 포함한 전체 표면상에 게이트 산화 막(140), 게이트 폴리실리콘층(150), 게이트 금속층(160) 및 하드마스크층(170)을 순차적으로 적층한다. 게이트 패턴 마스크를 이용한 식각 공정으로 하드마스크층(170), 게이트 금속층(160), 게이트 폴리실리콘층(150) 및 게이트 산화막(140)을 식각하여 리세스 게이트 패턴(180)을 형성한다.
그러나, 일반적인 게이트 구조는 리세스(130) 형성 시 좁고 깊게 형성해야 하는 문제가 있으며 게이트의 선폭이 더욱 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 지속적으로 발생하고 있다.
이에, 리세스를 전구형으로 형성하는 벌브(Bulb)형 리세스 게이트 형성 방법이 개발되었다.
도 1b를 참조하면, 도 1a와 동일한 방법으로, 반도체 기판(100)상에 활성 영역(110)을 정의하는 소자분리막(120)을 형성한 후, 활성 영역(110)을 식각하여 리세스(Recess, 130)를 형성한다.
이후, 리세스(130)의 하부의 반도체 기판(100)을 소정 깊이 등방성 식각하여 구형의 리세스 게이트용 홈(135)을 추가로 형성한다. 이와 같이, 목(Neck) 모양의 리세스(130)와 몸통(Body) 부분이 되는 구형의 리세스 게이용 홈(135)이 결합 되어 하나의 리세스 게이트 영역이 되는 벌브형 리세스(130, 135)를 형성한다.
이후, 후속 공정은 일반 공정과 동일하게 진행된다.(도 1a 참조)
그러나, 벌브형 리세스 게이트 패턴(180)은 여전히 채널 길이 증가를 위한 대안으로 완전하지 못한 실정이다.
이에, 또 다른 방식의 채널을 갖는 반도체 소자의 제조 방법을 도시한 것이 다.
도 1c를 참조하면, 반도체 기판(100)상에 활성 영역(110)을 정의하는 소자분리막(120)을 형성한다. 활성 영역(110) 상에 게이트(180)가 형성된다. 이러한 게이트(180)를 포함한 전면에 게이트 산화막(140)을 형성한 후, 게이트(180)를 감싸도록 폴리실리콘층(150)을 형성한다. 게이트(180) 및 활성 영역(110)을 포함한 전체를 둘러싼 상기 게이트 폴리실리콘층(150)을 채널로 이용하기 때문에 채널을 증가시킬 수 있다. 이러한 채널 길이를 증가시키기 위해서 게이트를 수직으로 세우는 수직형 게이트의 구조도 등장하였다.
전술한 반도체 소자의 제조 방법에서, 리세스 게이트, 벌브형 리세스 게이트 및 수직형 게이트를 형성함으로써, 게이트의 채널 길이를 증가시켜왔다.
하지만, 반도체 소자의 고집적화에 따라 게이트 CD(Critical Dimension)가 점점 작아지고 있기 때문에 그에 따른 채널 길이를 증가시킬 수 있는 방법이 더욱더 필요한 시점이다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판을 식각하여 형성된 리세스 내에 폴리 실리콘층을 형성한 후, MPS(Metastable Polysilicon) 성장 공정을 실시하여 반도체 기판 표면에 반구 형상을 갖는 MPS를 형성하고, 반도체 기판상에 이온 주입을 실시한 후, 습식 식각을 이용하여 MPS 및 이온 주입된 반도체 기판을 식각함으로써 리세스 게이트의 채널 길이를 증가시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 폴리실리콘층을 형성하는 단계, MPS(Metastable Polysilicon) 성장 공정을 실시하여 상기 반도체 기판 표면에 반구 형상을 갖는 MPS를 형성하는 단계, 상기 반도체 기판상에 이온 주입을 실시하는 단계 및 습식 식각 공정으로 상기 MPS 및 이온 주입된 상기 반도체 기판을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 MPS를 형성하는 단계는 상기 폴리실리콘층을 SiH4 가스와 함께 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 실시하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판상에 이온 주입을 실시하는 단계는 BF2를 이온 주입하는 것을 포함한다.
본 발명은 반도체 기판을 식각하여 형성된 리세스 내에 폴리 실리콘층을 형성한 후, MPS(Metastable Polysilicon) 성장 공정을 실시하여 반도체 기판 표면에 반구 형상을 갖는 MPS를 형성하고, 반도체 기판상에 이온 주입을 실시한 후, 습식 식각을 이용하여 MPS 및 이온 주입된 반도체 기판을 식각함으로써 리세스 게이트의 채널 길이를 증가시킬 수 있고 리세스 게이트 사이에 물질 증착 시 갭 필(Gap fill) 특성이 향상되는 장점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예는 리세스 게이트 및 그 제조 방법을 가지고 상세히 설명하고자 한다. 본 발명의 리세스 게이트 및 그 제조 방법뿐만 아니라 일반적인 게이트 및 수직형 게이트에도 동일한 방법으로 적용가능하다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판을 식각하여 활성 영역(100)을 정의하는 소자분리막(110)을 형성한다. 상기 활성 영역(100)을 식각하여 리세스 영역(120)을 형성한다. 리세스 영역(120)을 포함한 전체 상부에 폴리실리콘층(130)을 증착한다. 폴리실리콘층(130)을 포함한 전체 표면상에 감광막을 형성한다. 리세스 영역(120)을 노출하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다.
도 2c를 참조하면, 감광막 패턴을 마스크로 폴리실리콘층(130)을 식각하여 리세스 영역(120) 내에 폴리실리콘층(130)을 형성한다.
도 2d를 참조하면, MPS(Metastable Polysilicon) 성장 공정을 실시하여 반도체 기판의 표면에 복수의 반구 형상을 갖는 MPS(Metastable Poly Silicon, 140)를 형성한다.
여기서, MPS(140)는 불순물이 함유된 폴리실리콘층(130)을 500℃보다 높은 온도에서 LPCVD(Low Pressure Chemical Vapor Deposition) 챔버(Chamber)에 넣고 SiH4 가스를 넣어주면 폴리실리콘층(130)을 구성하는 물질이 씨드(Seed)를 중심으로 뭉치기 시작한다. 이러한 폴리실리콘층(130)은 자체적으로 구성하고 있는 물질의 표면 에너지를 낮게 하기 위해 도 2d와 같이 반구의 형상을 갖게 된다.
도 2e 및 도 2f를 참조하면, MPS(140)를 포함한 리세스 영역(도 2a의 120) 내에 이온 주입(150)을 실시한다. MPS 성장 공정으로 형성된 MPS(140)는 낮은 에너지와 함께 BF2 등을 이온 주입하여 MPS(140)의 주위의 반도체 기판 표면에 이온 주입이 되며 MPS(140)는 반구 형상을 가지므로 이온 주입 시 불순물 농도가 각각 다르다.
이후, 습식 식각을 이용하여 MPS(140) 및 이온 주입되어 불순물 농도가 높은 반도체 기판(실리콘층)의 일부를 제거함으로써 채널 길이가 증가된 리세스(Recess, 160)가 형성된다.
도 2g 및 도 2h를 참조하면, 리세스(160)를 포함한 전체 표면상에 게이트 산 화막(170)을 형성한다. 상기 게이트 산화막(170) 상에 감광막을 형성한 후, 소자분리막(110)을 노출하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 마스크로 게이트 산화막(170)을 식각하여 활성 영역(100) 상에만 게이트 산화막(170)을 형성한다.
이후, 게이트 산화막(170)을 포함한 전면에 게이트 폴리실리콘층(180), 하드마스크층(190) 및 감광막을 형성한다. 리세스 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 하드마스크층(190), 게이트 폴리실리콘층(180)을 식각하여 리세스 게이트(200)를 완성한다.
전술한 바와 같이, 본 발명은 반도체 기판을 식각하여 형성된 리세스 내에 폴리 실리콘층을 형성한 후, MPS(Metastable Polysilicon) 성장 공정을 실시하여 반도체 기판 표면에 반구 형상을 갖는 MPS를 형성하고, 반도체 기판상에 이온 주입을 실시한 후, 습식 식각을 이용하여 MPS 및 이온 주입된 반도체 기판을 식각함으로써 리세스 게이트의 채널 길이를 증가시킬 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.

Claims (6)

  1. 반도체 기판 내에 제 1 리세스를 형성하는 단계;
    상기 제 1 리세스 내에 폴리실리콘층을 형성하는 단계;
    MPS(Metastable Polysilicon) 성장 공정을 실시하여 상기 제 1 리세스 표면에 반구 형상을 갖는 MPS를 형성하는 단계;
    상기 제 1 리세스 표면 및 상기 MPS에 이온 주입을 실시하는 단계; 및
    상기 MPS 및 이온 주입된 상기 제 1 리세스 표면을 동시에 제거하여 제 2 리세스를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 MPS를 형성하는 단계는
    상기 폴리실리콘층을 SiH4 가스와 함께 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 리세스 표면 및 상기 MPS에 이온 주입을 실시하는 단계는 BF2를 이온 주입하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
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