TW201330173A - 隔離區的形成方法及其結構 - Google Patents

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Abstract

一種隔離區的形成方法，包含以下步驟：提供一半導體基底，該半導體基底中具有第一型離子摻雜，其中該半導體基底中形成有多個溝槽，該些溝槽係位於多個晶胞區及相鄰的晶胞區之間的隔離區，每一該溝槽之側壁上具有一氧化層，且該些溝槽內填有金屬結構；移除位於該隔離區之該溝槽內的金屬結構；將第二型離子植入該半導體基底中，且對應位於該隔離區之該溝槽；填入絕緣結構於該些溝槽內，其中位於該隔離區之該溝槽係全部地被該絕緣結構所填滿，以形成不具金屬之隔離區。

Description

隔離區的形成方法及其結構
本發明關於一種半導體元件，尤指一種半導體元件之隔離區的形成方法及其結構。
近年來，隨著半導體積體電路製造技術的發展，晶片中所含元件的數量不斷增加，單一元件的尺寸卻因積集度的提高而不斷地縮小，生產線上使用的線路寬度已由次微米進入了四分之一微米甚或更細微尺寸的階段。然，無論元件尺寸如何縮小化，在晶片中各個元件之間仍必須有適當地絕緣或隔離，方可得到良好的元件性質，一般會利用元件隔離技術(device isolation technology)達到元件隔離的效果，其主要手段係在各元件之間形成隔離物，並且在確保良好隔離效果的情況下，盡可能地縮小隔離物的所佔面積/空間，以空出更多的晶片面積來製作更多的元件。
在諸多元件隔離技術中，局部矽氧化方法(local oxidation of silicon，LOCOS)和淺溝槽隔離區(shallow trench isolation，STI)製程是最常被採用的兩種技術，尤其STI技術具有隔離區域小和完成後仍保持基底平坦性等優點，更是近來頗受重視的半導體製造技術。然而隨著內埋式結構的發展，字元線係以成型溝槽的方式達成，而配合STI製程及良好的隔離效果，字元線溝槽與STI溝槽具有不同的深度，故必須使用兩道光罩方能製作上述的字元線溝槽與STI溝槽，因此在製程上略顯複雜。
本發明係提出一種具有簡化製程之隔離區的形成方法，且所形成之隔離區係為一種不具金屬之溝槽，該隔離區可以有效降低晶胞之間的漏電流。
本發明係提出一種隔離區的形成方法，包含以下步驟：提供一半導體基底，該半導體基底中具有第一型離子摻雜，其中該半導體基底中形成有多個溝槽，該些溝槽係位於多個晶胞區及相鄰的晶胞區之間的隔離區，每一該溝槽之側壁上具有一氧化層，且該些溝槽內填有金屬結構；移除位於該隔離區之該溝槽內的金屬結構；將第二型離子植入該半導體基底中，且對應位於該隔離區之該溝槽；填入絕緣結構於該些溝槽內，其中位於該隔離區之該溝槽係全部地被該絕緣結構所填滿，以形成不具金屬之隔離區。
本發明係提出一種隔離區之結構，包括：一半導體基底，該半導體基底中具有第一型離子摻雜，其中該半導體基底中形成有多個溝槽，該些溝槽係位於多個晶胞區及相鄰的晶胞區之間的隔離區，該些溝槽之側壁上具有一氧化層，其中位於該隔離區之該溝槽係全部地被一絕緣結構所填滿，以形成不具金屬之隔離區，而位於該些晶胞區之該溝槽係被該絕緣結構與一金屬結構所填滿，第二型離子被植入該半導體基底中，且設置於位於該隔離區之該溝槽之下。
本發明之隔離區可利用填入介電/絕緣材料之溝槽與離子摻雜濃度的變化產生隔離結構，以達到較佳的隔離之能力，使記憶體晶胞之間具有較小的漏電流，進而提高記憶體特性。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
本發明係揭露一種隔離區的形成方法，其主要利用非金屬填滿溝槽配合離子植入的方式達到晶胞與晶胞之間的良好隔離，且在結構中形成一致深度之溝槽，而不需以額外的光罩來形成深溝槽之隔離；換言之，本發明可簡化隔離區的製程，且又可滿足降低晶胞之間的漏電流(cell-to-cell leakage)之功效。
請參考圖1至圖4，其顯示本發明之隔離區的形成方法的實施步驟：
步驟一：提供一半導體基底10，半導體基底10中具有第一型離子摻雜，如N型離子摻雜，其中該半導體基底10中形成有多個溝槽100，該些溝槽100係分別位於多個晶胞區C及相鄰的晶胞區C之間的隔離區ISO，溝槽100之側壁上具有一氧化層11，且該些溝槽100內填有金屬結構12，例如氮化鈦(TiN)。在本步驟中，半導體基底10已先經過半導體製程，例如黃光、微影、蝕刻等而成型有多個溝槽100，且溝槽100的位置係定義出晶胞區C及隔離區ISO；如圖1所示，左側兩個及右側兩個溝槽100係位於晶胞區C，而中間的溝槽100即可用於製成本發明之隔離區ISO。
再者，由於本發明不需利用深溝槽達到隔離的目的，故可將兩道光罩簡化為一道光罩，換言之，本發明所形成之溝槽100具有相同深度，例如800um。
另外，所述之氧化層11，例如閘極氧化層係成型於溝槽100的側壁及半導體基底10上；而半導體基底10的表面上(亦即氧化層11之上)具有多晶矽結構13及氮化物結構14A，如圖所示，閘極多晶矽層(即多晶矽結構13)係成型於半導體基底10的表面上，而內凹存取裝置(RECESSED ACCESS DEVICE，RAD)氮化層(即氮化物結構14A)係成型於閘極多晶矽層之上。
步驟二：移除位於隔離區ISO之溝槽100內的金屬結構12。請參考圖2，在此步驟中，係先以黃光製程將光阻P遮蔽位於晶胞區C之溝槽100，以裸露出隔離區ISO之溝槽100及其中的金屬結構12；接著，利用蝕刻方式，如濕蝕刻去除位於隔離區ISO之溝槽100內的金屬結構12，如圖2所示，隔離區ISO之溝槽100中僅留下氧化層11。
步驟三：將第二型離子植入半導體基底10中，且對應位於隔離區ISO之溝槽100。請同樣參考圖2，在此步驟中，係利用離子植入的方式將第二型離子，如硼(boron)等P型離子植入半導體基底10，由於光阻P的作用，P型離子會被植入於隔離區ISO之溝槽100之下方(即圖2所示之植入區域P+)，此一植入離子可提高兩側之晶胞區C的隔離度，以進一步降低兩側晶胞區C之間的漏電流。
步驟四：填入絕緣結構14B於溝槽100內，其中位於隔離區ISO之溝槽100係全部地被該絕緣結構14B所填滿，以形成不具金屬之隔離區ISO。請參考圖3，其顯示絕緣結構14B係全面地覆蓋於隔離區ISO及晶胞區C，換言之，隔離區ISO及晶胞區C之溝槽100中均會填入絕緣結構14B，且半導體基底10上之氮化物結構14A亦被絕緣結構14B所覆蓋。在本具體實施例中，步驟四之前更包括一去除光阻P之步驟(PR-strip)；另一方面，絕緣結構14B係為氮化物材料，例如氮化矽(SiN)，其材質類似於氮化物結構14A，故可在後續的製程中一併將氮化物結構14A與絕緣結構14B加以去除。在此步驟之後，隔離區ISO之溝槽100中填滿有絕緣結構14B，且隔離區ISO之溝槽100下方具有P型離子摻雜，故相對於兩側之晶胞區C而言，隔離區ISO係為一種不具金屬之閘極絕緣結構(non-metal gate isolation)，其可有效降低晶胞區C之間的漏電流。
另外，在上述步驟之後，更可包括一蝕刻步驟，以去除部分之氮化物材料，亦即去除部分之氮化物結構14A與絕緣結構14B，以裸露出多晶矽結構13，如圖4所示。據此，在完成以上步驟之後，半導體基底10中具有第一型離子摻雜(如N摻雜)，其中半導體基底10中形成有多個溝槽100，溝槽100係位於晶胞區C及相鄰的晶胞區C之間的隔離區ISO，溝槽100之側壁上具有一氧化層11，其中位於隔離區ISO之溝槽100係全部地被絕緣結構14B所填滿，以形成不具金屬之隔離區，而位於晶胞區C之溝槽100係被該絕緣結構14B與金屬結構12所填滿，而第二型離子(如P型離子)被植入半導體基底10中，且設置於隔離區ISO之溝槽100之下方。
本發明至少具有優點：
1、本發明之溝槽具有相同的深度，故可使用一道光罩完成晶胞區與隔離區的溝槽，以達簡化製程的效果。
2、本發明之隔離區係利用填入介電材料(即絕緣結構)與離子摻雜之配合，故可在電性上阻絕晶胞之間的漏電流，進而提升記憶體的特性。
以上所述僅為本發明之較佳可行實施例，非因此侷限本發明之專利範圍，故舉凡運用本發明說明書及圖示內容所為之等效技術變化，均包含於本發明之範圍內。
10．．．半導體基底
100．．．溝槽
11．．．氧化層
12．．．金屬結構
13．．．多晶矽結構
14A．．．氮化物結構
14B．．．絕緣結構
P．．．光阻
C．．．晶胞區
ISO．．．隔離區
P+．．．植入區域
圖1係為本發明之隔離區的形成方法之步驟一的示意圖。
圖2係為本發明之隔離區的形成方法之步驟二、三的示意圖。
圖3係為本發明之隔離區的形成方法之步驟四的示意圖。
圖4係為本發明之隔離區的形成方法之蝕刻步驟的示意圖。
10．．．半導體基底
100．．．溝槽
11．．．氧化層
12．．．金屬結構
13．．．多晶矽結構
14B．．．絕緣結構
C．．．晶胞區
ISO．．．隔離區
P+．．．植入區域

Claims (10)

  1. 一種隔離區的形成方法，包含以下步驟：提供一半導體基底，該半導體基底中具有第一型離子摻雜，其中該半導體基底中形成有多個溝槽，該些溝槽係位於多個晶胞區及相鄰的晶胞區之間的隔離區，每一該溝槽之側壁上具有一氧化層，且該些溝槽內填有金屬結構；移除位於該隔離區之該溝槽內的金屬結構；將第二型離子植入該半導體基底中，且對應位於該隔離區之該溝槽；填入絕緣結構於該些溝槽內，其中位於該隔離區之該溝槽係全部地被該絕緣結構所填滿，以形成不具金屬之隔離區。
  2. 如申請專利範圍第1項所述之隔離區的形成方法，其中在提供一半導體基底之步驟中，該半導體基底係具有N型離子摻雜。
  3. 如申請專利範圍第1項所述之隔離區的形成方法，其中在提供一半導體基底之步驟中，該半導體基底的表面上具有多個多晶矽結構及多個氮化物結構。
  4. 如申請專利範圍第1項所述之隔離區的形成方法，其中在移除位於該隔離區之該溝槽內的金屬結構的步驟係包括：以光阻遮蔽位於該些晶胞區之該溝槽；以及利用蝕刻方式去除位於該隔離區之該溝槽內的該金屬結構。
  5. 如申請專利範圍第2項所述之隔離區的形成方法，其中在將第二型離子植入該半導體基底中的步驟中，係將P型離子植入該半導體基底中，且設置於位於該隔離區之該溝槽之下。
  6. 如申請專利範圍第3項所述之隔離區的形成方法，其中在填入絕緣結構於該些溝槽內之步驟中，該絕緣結構係為氮化物材料。
  7. 如申請專利範圍第6項所述之隔離區的形成方法，更包括一在填入絕緣結構於該些溝槽內之步驟之後的蝕刻步驟，以去除部分之氮化物材料，並裸露出該多晶矽結構。
  8. 一種隔離區之結構，包括：一半導體基底，該半導體基底中具有第一型離子摻雜，其中該半導體基底中形成有多個溝槽，該些溝槽係位於多個晶胞區及相鄰的晶胞區之間的隔離區，該些溝槽之側壁上具有一氧化層，其中位於該隔離區之該溝槽係全部地被一絕緣結構所填滿，以形成不具金屬之隔離區，而位於該些晶胞區之該溝槽係被該絕緣結構與一金屬結構所填滿，第二型離子被植入該半導體基底中，且設置於位於該隔離區之該溝槽之下。
  9. 如申請專利範圍第8項所述之隔離區之結構，其中該些溝槽具有相同深度。
  10. 如申請專利範圍第8項所述之隔離區之結構，其中該半導體基底的表面上具有一裸露於該絕緣結構之多晶矽結構。
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