KR100562305B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명의 목적은 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 공정에 의한 소자분리막 적용 시 소자분리막 저부의 기판에서 전위가 발생되더라도 기판과 웰 사이의 우수한 누설전류 특성을 확보하는 것이다.
본 발명의 목적은 반도체 기판 상에 상기 기판을 일부 노출시키는 마스크 패턴을 형성하는 단계; 마스크 패턴을 이용하여 노출된 기판을 식각하여 트렌치를 형성하는 단계; 마스크 패턴을 이용하여 웰 이온주입을 실시하여 기판 내부에 트렌치 저부에서 상대적으로 깊은 깊이의 단차를 가지는 웰을 형성하는 단계; 트렌치를 매립하도록 기판 기판 전면 상에 산화막을 증착하는 단계; 마스크 패턴의 표면이 노출되도록 산화막을 제거하여 소자분리막을 형성하는 단계; 및 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
웰, 전위, 트렌치, STI, 이온주입

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 공정을 적용한 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 메모리 셀의 면적이 감소하면서 소자분리 영역 크기의 최소화가 요구되고 있으나, 소자분리 영역을 형성하기 위한 공정 및 메모리 어레이 내의 구조들에 대한 정렬에 의해 소자분리 영역의 크기가 제한되기 때문에 소자분리 영역의 크기를 감소시키는 데에는 어느 정도 한계가 있다.
따라서, 최근에는 버즈빅(bird's beak) 등의 문제를 가지는 로코스(LOCOS; LOCal Oxidation of Silicon) 공정 대신 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 STI 공정을 적용하여 소자분리 영역을 형성하고 있다.
STI 공정은 통상적으로 반도체 기판에 트렌치를 형성하고 트렌치 내부에 산화막을 채운 후 화학기계연마(Chemical Mechanical Polishing; CMP)를 수행하는 과정으로 이루어진다.
이러한 STI 공정에 의한 소자분리막을 적용한 종래 반도체 소자의 제조방법을 도 1a 내지 도 1c를 참조하여 설명한다.
도 1a에 도시된 바와 같이, 실리콘과 같은 반도체 기판(10) 상에 패드 산화막(11)과 패드 질화막(12)을 순차적으로 증착하고, 패드 질화막(12) 상에 포토레지스트막을 도포한 후 노광 및 현상하여 소자분리영역을 한정하는 포토레지스트 패턴(100)을 형성한다. 그 다음, 포토레지스트 패턴(100)을 식각 마스크로하여 패드 질화막(12)과 패드 산화막(11)을 식각하여 기판(10)의 소자분리영역을 노출시키는 마스크 패턴(200)을 형성한다.
그 후, 포토레지스트 패턴(100) 및 마스크 패턴(200)을 이용하여 노출된 기판(10)을 식각하여 트렌치(13)를 형성하고, 트렌치(13) 식각에 따른 스트레스 (stress)를 완화하기 위해 고온의 열산화 공정을 수행하여 트렌치(13) 표면에 월(wall)산화막(14)을 형성한다.
도 1b에 도시된 바와 같이, 공지된 방법에 의해 포토레지스트 패턴(100)을 제거하고, 트렌치(13)를 매립하도록 기판 전면 상에 화학기상증착(Chemical Vapor Deposition; CVD)에 의해 산화막을 증착한다. 여기서, 산화막은 단일층 또는 2 내 지 3층 이상의 다층으로 형성할 수 있다. 그 다음, CMP에 의해 마스크 패턴(200)의 표면이 노출되도록 산화막을 제거하여 소자분리막(15)을 형성한 후, 습식식각에 의해 마스크 패턴(200)의 패드 질화막(12)과 패드 산화막(11)을 제거한다. 그 다음, 열처리 공정을 수행하여 소자분리막(15)의 밀도를 증가시킨다.
도 1c에 도시된 바와 같이, 웰(well) 이온주입(16)을 실시하여, 기판(10) 내에 웰(16a)을 형성한다. 그 후, 도시되지는 않았지만, 펀치쓰루스탑(punch through stop) 이온주입 및 문턱전압조절(threshold voltage adjustment) 이온주입 등을 수행한다.
그런데, STI 공정에 의한 소자분리막(15)을 적용하는 경우에는, 식각에 따른 트렌치 표면 거칠기(roughness) 및 저부 진원도(roundness) 뿐만 아니라 고온의 열산화 공정 및 트렌치 매립 등의 후속 공정에 의해 스트레스(stress) 변화가 야기되어, 소자분리막(15)과 기판(10) 사이의 결정 구조가 엇갈리게 되어 일종의 결정 결함인 전위(dislocation)가 발생하게 된다.
그러나, 소자분리막(15) 형성 후 웰 이온주입(16)을 실시하게 되면, 도 1c에 도시된 바와 같이, 기판(10) 내에서 웰(16a)이 평탄한 프로파일(profile)로 형성되어 소자분리막(15) 저부에서 다른 영역에 비해 상대적으로 낮은 깊이를 가지게 된다. 이에 따라, 웰(16a)이 전위에 쉽게 영향을 받게 되어 기판(10)과 웰(16a) 사이의 누설전류 특성이 저하됨으로써, 결국 소자의 전기적 특성 및 신뢰성 저하를 유발하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, STI 공정에 의한 소자분리막 적용 시 소자분리막 저부의 기판에서 전위가 발생되더라도 기판과 웰 사이의 우수한 누설전류 특성을 확보하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적은 반도체 기판; 기판에 형성된 트렌치; 트렌치에 매립되어 형성된 소자분리막; 소자분리막 주변의 트렌치 표면에 형성된 월 산화막; 및 기판 내부에 형성되고 트렌치 저부에서 상대적으로 깊은 깊이의 단차를 가지는 웰을 포함하는 반도체 소자에 의해 달성될 수 있다.
또한, 본 발명의 목적은 반도체 기판 상에 상기 기판을 일부 노출시키는 마스크 패턴을 형성하는 단계; 마스크 패턴을 이용하여 노출된 기판을 식각하여 트렌치를 형성하는 단계; 마스크 패턴을 이용하여 웰 이온주입을 실시하여 기판 내부에 트렌치 저부에서 상대적으로 깊은 깊이의 단차를 가지는 웰을 형성하는 단계; 트렌치를 매립하도록 기판 기판 전면 상에 산화막을 증착하는 단계; 마스크 패턴의 표면이 노출되도록 산화막을 제거하여 소자분리막을 형성하는 단계; 및 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 웰 이온주입은 0도 경사 이온주입, 2 중 경사 이온주입 또는 4 중 경사 이온주입으로 수행한다.
또한, 웰이 딥 N웰인 경우, 웰 이온주입은 P 이온을 사용하여 1E13 원자/㎠ 이상의 농도와 1.0MeV 이상의 에너지로 수행하고, 웰이 N웰인 경우, 웰 이온주입은 P 이온을 사용하여 1E13원자/㎠ 이상의 농도와 500KeV 이상의 에너지로 수행한다.
또한, 트렌치를 형성한 후 웰을 형성하기 전에 고온의 열산화 공정을 수행하여 트렌치 표면에 월 산화막을 형성할 수 있다.
또한, 웰을 형성한 후 산화막을 증착하기 전에 펀치쓰루스탑 이온주입 및 문턱전압조절 이온주입 등을 수행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2c를 참조하여 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명한다.
도 2a에 도시된 바와 같이, 실리콘과 같은 반도체 기판(20) 상에 패드 산화막(21)과 패드 질화막(22)을 순차적으로 증착하고, 패드 질화막(22) 상에 포토레지스트막을 도포한 후 노광 및 현상하여 소자분리영역을 한정하는 포토레지스트 패턴(300)을 형성한다. 그 다음, 포토레지스트 패턴(300)을 식각 마스크로하여 패드 질화막(22)과 패드 산화막(21)을 식각하여 기판(20)의 소자분리영역을 노출시키는 마스크 패턴(400)을 형성한다.
그 후, 포토레지스트 패턴(300) 및 마스크 패턴(400)을 이용하여 노출된 기판(20)을 식각하여 트렌치(23)를 형성하고, 트렌치(23) 식각에 따른 스트레스를 완화하기 위해 고온의 열산화 공정을 수행하여 트렌치(23) 표면에 월산화막(24)을 형성한다.
도 2b에 도시된 바와 같이, 공지된 방법에 의해 포토레지스트 패턴(300)을 제거하고, 마스크 패턴(400)을 이용하여 웰 이온주입(25)을 실시하여, 트렌치(23) 저부의 기판(20)에서 상대적으로 깊은 깊이의 단차를 가지는 웰(25a)을 형성한다.
여기서, 웰 이온주입(25)은 기판(20)에 수직으로 불순물을 주입하는 0도 경사 이온주입으로 수행하거나, 불순물 주입량을 2 등분하여 서로 다른 방향, 예컨대 x축과 -x축 또는 y축과 -y축에서 각각 주입하는 2 중 경사(double tilt) 이온주입또는 불순물 주입량을 4 등분하여 서로 다른 방향, 예컨대 x축, -x축, y축 및 -y축에서 각각 주입하는 4 중 경사(quad tilt) 이온주입으로 수행할 수 있는데, 90nm 이하 기술에서는 0도 경사 이온주입으로 수행하는 것이 바람직하다.
또한, 예컨대 웰(25a)이 NMOS 트랜지스터에 적용되는 딥(deep) N웰인 경우에는 웰 이온주입(25)을 P(Phosphorous) 이온을 사용하여 1E13 원자/㎠ 이상의 농도와 1.0MeV 이상의 에너지로 수행하고, 웰(25a)이 PMOS 트랜지스터에 적용되는 N웰인 경우에는 P 이온을 사용하여 1E13원자/㎠ 이상의 농도와 500KeV 이상의 에너지로 수행한다.
즉, 소자분리막을 형성하기 전에 웰 이온주입(25)을 먼저 실시하므로 트렌치(23) 저부에서 웰(25a)이 상대적으로 깊게 형성될 수 있고, 이에 따라 트렌치(23) 저부에 전위가 발생하더라도 웰(25a)이 전위에 영향을 받지 않게 된다.
여기서, 웰 이온주입(25)은 기판(20)에 수직으로 불순물을 주입하는 0도 경사 이온주입으로 수행하거나, 불순물 주입량을 2 등분하여 서로 다른 방향, 예컨대 x축과 -x축 또는 y축과 -y축에서 각각 주입하는 2 중 경사(double tilt) 이온주입또는 불순물 주입량을 4 등분하여 서로 다른 방향, 예컨대 x축, -x축, y축 및 -y축에서 각각 주입하는 4 중 경사(quad tilt) 이온주입으로 수행할 수 있는데, 90nm 이하 기술에서는 0도 경사 이온주입으로 수행하는 것이 바람직하다.
또한, 예컨대 웰(25a)이 NMOS 트랜지스터에 적용되는 딥(deep) N웰인 경우에는 웰 이온주입(25)을 P(Phosphorous) 이온을 사용하여 1E13 원자/㎠ 이상의 농도와 1.0MeV 이상의 에너지로 수행하고, 웰(25a)이 PMOS 트랜지스터에 적용되는 N웰인 경우에는 P 이온을 사용하여 1E13원자/㎠ 이상의 농도와 500KeV 이상의 에너지로 수행한다.
그 후, 도시되지는 않았지만 펀치쓰루스탑 이온주입 및 문턱전압조절 이온주입 등을 수행한다.
도 2c에 도시된 바와 같이, 트렌치(23)를 매립하도록 기판 전면 상에 CVD에 의해 산화막을 증착한다. 여기서, 산화막은 단일층 또는 2 내지 3층 이상의 다층으로 형성할 수 있다. 그 다음, CMP에 의해 마스크 패턴(400)의 표면이 노출되도록 산화막을 제거하여 소자분리막(26)을 형성하고, 습식식각에 의해 마스크 패턴(400)의 패드 질화막(22)과 패드 산화막(21)을 제거한다. 그 후, 열처리 공정을 수행하여 소자분리막(26)의 밀도를 증가시킨다.
상술한 바와 같이, 본 발명에서는 소자분리막을 형성하기 전에 웰 이온주입을 먼저 실시하여 트렌치 저부에서 웰이 상대적으로 깊게 형성되도록 한다.
이에 따라, 트렌치 저부에 전위가 발생하더라도 웰이 전위에 영향을 받지 않게 되어 기판과 웰 사이의 누설전류 특성이 개선됨으로써, 소자의 전기적 특성 및 신뢰성이 향상된다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (8)

  1. 반도체 기판;
    상기 반도체 기판에 형성된 트렌치;
    상기 트렌치 표면에 형성된 월 산화막;
    상기 월 산화막 위에 형성되어 상기 트렌치를 매립하는 소자분리막; 및
    상기 반도체 기판 내부에 형성되고 상기 트렌치 저부에서 상대적으로 깊은 깊이의 단차를 가지는 웰을 포함하는 반도체 소자.
  2. 삭제
  3. 반도체 기판 상에 상기 반도체 기판을 일부 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 마스크 패턴을 이용하여 웰 이온주입을 실시하여 상기 반도체 기판 내부에 상기 트렌치 저부에서 상대적으로 깊은 깊이의 단차를 가지는 웰을 형성하는 단계;
    상기 트렌치를 매립하도록 상기 반도체 기판 전면 상에 산화막을 증착하는 단계;
    상기 마스크 패턴의 표면이 노출되도록 상기 산화막을 제거하여 소자분리막을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 웰 이온주입은 0도 경사 이온주입, 2 중 경사 이온주입 또는 4 중 경사 이온주입으로 수행하는 반도체 소자의 제조방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 웰이 딥 N웰인 경우, 상기 웰 이온주입은 P 이온을 사용하여 1E13 원자/㎠ 이상의 농도와 1.0MeV 이상의 에너지로 수행하는 반도체 소자의 제조방법.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 웰이 N웰인 경우, 상기 웰 이온주입은 P 이온을 사용하여 1E13원자/㎠ 이상의 농도와 500KeV 이상의 에너지로 수행하는 반도체 소자의 제조방법.
  7. 제 3 항에 있어서,
    상기 트렌치를 형성한 후 상기 웰을 형성하기 전에 고온의 열산화 공정을 수행하여 상기 트렌치 표면에 월산화막을 형성하는 반도체 소자의 제조방법.
  8. 제 3 항에 있어서,
    상기 웰을 형성한 후 상기 산화막을 증착하기 전에 펀치쓰루스탑 이온주입 및 문턱전압조절 이온주입 등을 수행하는 반도체 소자의 제조방법.
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